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文作者@@| 刘为霞@@
“DDR4跑@@2400，等长控@@±25mil，时序有没有问@@题@@@@@@？”
“正常操作@@，没有问@@题@@”
“那时序差@@@@260ps有没有问@@题@@@@？”
“那怕是药丸@@”
“那等长控@@@@±25mil，时序差@@260ps有没有问@@题@@@@？”
瞬间这个问@@题就把我惊出了@@一身冷汗@@，我们的@@@@layout工程师@@，真是各种操作秀到人头皮发麻@@。虽然在@@SI领域还是个小学生@@，但我也知道等长相差在@@25mil左右时@@，时序是不可能相差@@260ps的@@。
我们的@@@@layout工程师@@也知道@@，按照常规操作来讲@@，普通@@FR4级别的@@板材@@，时序和长度换算的@@经验公式是@@1ps≈6mil。像这种脱离常识的@@事情必须要用事实说话@@，于是反手就发了@@一张图@@，长度和时间如下图所示@@@@。
从上面的@@图上看来@@，信号之间的@@长度差只有@@4mil的@@情况下@@，时序相差@@266ps，这真的@@是刷新了@@三观@@。
但是事实摆在了@@眼前@@，那就需要找到导致这种情况的@@原因了@@@@。等长不等时的@@情况虽然存在@@，但是目前还是设计阶段@@，时序差@@距又如此离谱@@，所以设置出现问@@题的@@可能性比较大@@。首先怀疑是不是@@@@pin delay时间没有填正确引起的@@@@，检查了@@@@PIN delay的@@设置@@。嗯@@，意料之中@@，PIN delay开关是打开的@@@@，问@@layout工程师@@，是不是@@pin delay没有填写正确@@，结果回复是软件中没有填@@pin delay的@@相关参数@@，这个可能性@@pass了@@。
既然不是软件设置问@@题@@，那么把时间短的@@网@@络高亮@@，看看具体的@@走线情况@@，如下图所示@@，发现所有时序参数比较小的@@网@@络都集中在了@@第十层@@，如下图所示@@。
发现上面这个情况时@@，感觉到离真相只有一步之差了@@@@，但是又有一层纸挡在中间@@，感受不到那一闪而过的@@灵感@@。从头开始捋一下这个过程@@。从时序和长度的@@换算公式开始@@，看影响因素有哪些@@。下面是传输线在介质中的@@传输速度公式@@：
影响因素两个@@，一个是相对导磁率@@，一般不含铁磁体的@@介质材料@@，这个参数都为@@1；另一个是相对介电常数@@，这个和材料参数的@@设置@@有关系@@，可以在软件的@@层叠设置中体现@@。检查一下层叠@@，看这个参数的@@设置@@是否有问@@题@@。如下图所示@@，果然@@，DK的@@设置@@是有部分不正确的@@@@。
将@@DK按照设计的@@层叠重新正确填写后@@，时序回复了@@正常@@，如下图所示@@。
所以其实这种等长不等时的@@情况@@，实际上延时的@@误差并不存在@@，是软件设置欺骗了@@你@@，实际的@@板子生产后@@，并不会有这种延时差距@@。虽然不会带来什么影响@@，但是这个情况的@@出现@@，可能会让设计人员吓自己一跳@@，以致夜不能寐@@，于是就有了@@开头的@@提问@@@@。
下面是文末彩蛋时间@@，设计中的@@层叠参数正确填写是很有必要的@@@@，影响不仅是时序方面@@，还可以根据这些参数用软件直接算阻抗@@，如下图所示@@，这是软件自带的@@一个小功能@@，可以计算传输线的@@阻抗和电容@@，电感参数@@。
来源@@： 高速先生@@