近日@@，清华大学@@集成电路学院任天令教授团队在@@小尺寸晶体管@@研究方面取得重大突破@@@@，首次实现了具有亚@@@@@@1纳米@@栅极长度的@@晶体管@@@@，并具有良好的@@电学性能@@。
图@@1 亚@@1纳米@@栅长晶体管@@@@结构示意图@@@@@@
晶体管@@作为芯片的@@核心元器件@@，更小的@@栅极尺寸能让芯片上@@集成更多的@@晶体管@@@@，并带来性能的@@提升@@。
Intel公司创始人之一的@@戈登@@·摩尔@@（Gordon Moore）在@@1965提出@@：“集成电路芯片上@@可容纳的@@晶体管@@数目@@，每隔@@18-24个月@@便会增加一倍@@，微处理器的@@性能提高@@一倍@@，或@@价格下降一半@@。”这在@@集成电路领域被称为@@“摩尔@@定律@@”。
过去几十年晶体管@@的@@栅极尺寸在@@摩尔@@定律@@的@@推动下不断微缩@@，然而近年来@@，随着晶体管@@的@@物理尺寸进入纳米@@尺度@@，造成电子@@迁移率降低@@、漏电流增大@@、静态功耗增大等短沟道效应越来越严重@@，这使得新结构和新材料的@@开发迫在@@眉睫@@。
根据信息资源词典系统@@（IRDS2021）报道@@，目前主流工业界晶体管@@的@@栅极尺寸在@@@@12nm以上@@@@，如何促进晶体管@@关键尺寸的@@进一步微缩@@，引起了业界研究人员的@@广泛关注@@。
图@@2 随着摩尔@@定律@@的@@发展@@，晶体管@@栅长逐步微缩@@，本工作实现了亚@@@@1纳米@@栅长的@@晶体管@@@@
学术界在@@极短栅长晶体管@@方面做出了探索@@。任天令教授团队巧妙利用石墨烯薄膜超薄的@@单原子层厚度和优异的@@导电性能作为栅极@@，通过石墨烯侧向电场来控制垂直的@@@@MoS2沟道的@@开关@@，从而实现等效的@@物理栅长为@@0.34nm。通过在@@石墨烯表面沉积金属铝并自然@@氧化的@@方式@@，完成了对石墨烯垂直方向电场的@@屏蔽@@。再使用原子层沉积的@@二氧化铪作为栅极介质@@、化学气相沉积的@@单层二维二硫化钼薄膜作为沟道@@。具体器件结构@@、工艺流程@@、完成实物图@@如下所示@@：
图@@3 亚@@1纳米@@栅长晶体管@@@@器件工艺流程@@@@，示意图@@@@，表征图@@以及实物图@@@@
研究发现@@，由于@@单层二维二硫化钼薄膜相较于@@体硅材料具有更大的@@有效电子@@质量和更低的@@介电常数@@，在@@超窄亚@@@@1纳米@@物理栅长控制下@@，晶体管@@能有效的@@开启@@、关闭@@，其关态电流在@@@@pA量级@@，开关比可达@@105，亚@@阈值摆幅约@@117mV/dec。大量@@、多组实验测试数据结果也验证了该结构下的@@大规模应用潜力@@。基于@@工艺计算机辅助设计@@（TCAD）的@@仿真结果进一步表明了石墨烯边缘电场对垂直二硫化钼沟道的@@有效调控@@，预测了在@@同时缩短沟道长度条件下@@，晶体管@@的@@电学性能情况@@。这项工作推动了摩尔@@定律@@进一步发展到亚@@@@1纳米@@级别@@，同时为二维薄膜在@@未来集成电路的@@应用提供了参考依据@@。
图@@4 统计目前工业界和学术界晶体管@@栅极长度微缩的@@发展情况@@，本工作率先达到了亚@@@@1纳米@@
上@@述相关成果以@@“具有亚@@@@1纳米@@栅极长度的@@垂直硫化钼晶体管@@@@”（Vertical MoS2 transistors with sub-1-nm gate lengths）为题@@，于@@3月@@10日在@@线发表在@@国际顶级学术期刊@@《自然@@》（Nature）上@@。
文章来源@@：清华大学@@