作者@@： TechInsights，来源@@：StrategyAnalytics
罗姆@@今年@@发布了他们的第@@@@4代@@（Gen4）金氧半场效晶体管@@（MOSFET）产品@@。新系列包括额定电压为@@750 V（从@@650 V提升至@@750 V）和@@1200 V的金氧半场效晶体管@@@@，以及多个可用的@@TO247封装@@188足彩外围@@app ，其汽车级合格认证达@@56A/24mΩ。这一阵容表明罗姆@@将继续瞄准他们之前取得成功的车载充电器市场@@。
在@@产品@@发布声明中@@，罗姆@@声称其第@@@@4代@@产品@@@@“通过进一步改进原有的双沟槽结构@@，在@@不影响短路耐受时间的情况下@@，使单位面积@@导通电阻@@比传统产品@@降低@@40%。”他们还表示@@，“此外@@，显著降低寄生电容使得开关损耗比我们的上一代@@碳化硅@@金氧半场效晶体管@@@@降低@@50%成为可能@@”。
TechInsights仅用数周就迅速采购并剖析了罗姆@@第@@@@@@4代@@金氧半场效晶体管@@@@，并于@@2022年@@7月公布了首批图@@像@@。从@@那时起@@，PGC一直致力于提供相关器件的电气数据@@，这些数据与剖面图@@结合@@@@，有助于我们理解罗姆@@在@@沟槽工艺技术@@方面取得的进步@@。
届时@@，TechInsights订户将获得有关该设备@@的稳健性@@、可靠性和@@数据表范围外特性检测的全面分析@@。在@@本文中@@，我们将公开一些具有启发性的早期分析@@，以便验证罗姆@@的上述声明@@，并理解其所做的改进@@。
沟槽式金氧半场效晶体管@@基础知识@@
传统的@@“平面@@”金氧半场效晶体管@@的栅极和@@沟道区@@设置在@@半导体表面@@。平面@@金氧半场效晶体管@@易于制造且非常可靠@@。但在@@减小芯片尺寸以提高@@产量的过程中@@，其横向拓扑结构限制了最终缩小范围@@。
图@@1：碳化硅@@金氧半场效晶体管@@设计示意图@@@@，图@@中显示了罗姆@@@@（第@@3代@@）和@@英飞凌@@的典型平面@@结构和@@沟槽式设计@@。
沟槽式金氧半场效晶体管@@包括沟槽边缘形成并已被蚀刻在@@碳化硅@@表面的栅极@@。沟槽栅极用于制造低电阻@@器件@@，准确地说@@，是低比导通电阻@@@@（Ronsp，电阻@@x面积@@）。如能降低@@Ronsp，则芯片制造商能缩小芯片尺寸@@，从@@而实现@@RDSon=15 mOhm的产品@@@@，这能降低碳化硅@@用量@@，从@@而提高@@产量@@。
沟槽式金氧半场效晶体管@@的较低@@Ronsp背后有多种原因@@。首先@@，在@@碳化硅@@沟槽侧壁上制备@@的栅极具有更高的沟道迁移率@@，这意味着与平面@@器件相比@@，电子@@穿过沟槽栅极的阻碍较少@@。这能降低沟道电阻@@@@。其次@@，沟槽式金氧半场效晶体管@@可能消除平面@@金氧半场效晶体管@@的@@JFET电阻@@，在@@该区@@域中@@，来自@@两个沟道的电流被挤压到@@@@p体触点之间的狭窄通道中@@。但正如我们将看到@@的那样@@，实用@@、务实的设计可能导致再次引入@@一个类似@@JFET的区@@域@@。第@@三@@，与平面@@栅极的数量相比@@，垂直沟槽栅极密度应当更大@@，从@@而减小单元间距并增大电流密度@@。
但要小心其中@@的陷阱@@。沟槽式金氧半场效晶体管@@可能难以优化以实现可靠@@、稳健的运行@@。特别地@@，成功的设计必须解决在@@尽量增大器件顶部碳化硅@@高电场@@（比硅高@@9倍@@）的同时保护同样位于器件顶部的精密栅极氧化物免受该电场影响的问题@@。维持这种平衡需要巧妙但复杂的器件布局@@，否则漂移区@@需要严重降额@@，从@@而侵蚀沟槽架构的增益@@。因此@@，沟槽式金氧半场效晶体管@@的一个缺点是它们的@@设计更复杂@@，通常需要更多的制造步骤@@，其中@@一些步骤可能具有特殊的复杂性@@——深度高能注入@@（英飞凌@@）或@@深沟槽蚀刻@@（罗姆@@第@@@@4代@@器件@@）。
罗姆@@和@@英飞凌@@的沟槽设计@@
罗姆@@和@@英飞凌@@率先转向沟槽式金氧半场效晶体管@@@@，但采用了截然不同的设计@@。罗姆@@第@@@@3代@@的@@TechInsights剖面图@@如图@@@@2所示@@，以及图@@@@1中的卡通形式@@。罗姆@@选择了更传统的@@设计@@，即每个栅极沟槽的每侧都有沟道@@，并利用每一侧的虚拟沟槽@@，其中@@，通过深@@P型注入保护栅极沟槽@@。英飞凌@@让每条沟槽都物尽其用@@！每条沟槽的一侧均有一条沟道@@，另一侧被深@@P+注入所覆盖@@，以防高电场影响栅极氧化物@@。这种布局使沟槽的沟道侧与@@4°离轴碳化硅@@晶体完美对齐@@；这是一种降低电阻@@的巧妙技巧@@。
图@@3中值得注意的是@@，每个有源栅极沟槽之间的两个非有源源极沟槽@@，它们与宽体电极触点一同形成了沟槽器件的宽单元间距@@。但从@@平面@@图@@中看到@@该设备@@时@@，这个明显浪费芯片面积@@的布局有其存在@@的意义@@。不同于传统的@@仅在@@一个维度上跨越器件的栅极条@@，这款第@@@@3代@@器件@@的布局具有从@@上到@@下和@@从@@左到@@右延伸的栅极@@，从@@而创建了一个巧妙的二维栅极网@@格@@，使单位面积@@内的栅极密度几乎翻倍@@@@。这在@@概念上类似于@@Wolfspeed的六边形布局@@，该布局将栅极密度增加了约@@1.3倍@@。
然而@@，在@@罗姆@@最新的@@第@@@@4代@@产品@@@@发布前@@，这两款沟槽器件均无法拥有低于一流平面@@双扩散型场效应晶体管的@@Ronsp。第@@3代@@设计的另一个问题在@@于@@，源极沟槽能为栅极提供多少保护@@，使其免受高电场的影响@@？
图@@2：罗姆@@的第@@@@3代@@碳化硅@@金氧半场效晶体管@@@@（来源@@：TechInsights）
罗姆@@的第@@@@4代@@碳化硅@@金氧半场效晶体管@@@@
在@@TechInsights快速采购并剖析了罗姆@@的新型第@@@@@@@@4代@@碳化硅@@金氧半场效晶体管@@@@后@@，下图@@显示了@@TechInsights为新型第@@@@@@4代@@器件@@制作的高分辨率电镜图@@@@。
图@@3：罗姆@@的新型第@@@@@@4代@@碳化硅@@金氧半场效晶体管@@@@（来源@@：TechInsights）
第@@4代@@器件@@与第@@@@3代@@器件@@有部分相似之处@@，也有一些明显差异@@。
相似之处在@@于罗姆@@采用传统的@@沟槽式金氧半场效晶体管@@设计方法@@，在@@栅极沟槽的两个侧壁上均有沟道@@。然而@@，现在@@每个栅极沟槽的两侧均有一个接地的源极沟槽@@，它延伸至漂移区@@的深度为第@@@@3代@@的@@两倍@@@@。正如我们所解释的那样@@，这是关键的设计特征@@，罗姆@@巧妙地利用它来更好地保护栅极氧化物@@和@@降低电阻@@@@。
每个栅极沟槽的单个虚拟@@/源极沟槽使单元间距能减小@@3倍@@。这标志着罗姆@@在@@第@@@@@@3代@@中使用@@的新型单元布局的终结@@，但这种布局几乎使栅极密度增加了一倍@@@@，有利于传统的@@一维条形布局@@。总之@@，这代@@表每单位面积@@的栅极沟槽密度净增加@@50%（至少@@），这有助于进一步降低困扰其他器件的沟道电阻@@问题@@，在@@我们之前展示的@@650V平面@@金氧半场效晶体管@@串联电阻@@中@@，该电阻@@可能会贡献达@@30%。
电阻@@的另一主要贡献者为衬底电阻@@@@，也在@@这一代@@器件@@中@@首次被减薄@@，从@@而大大减少了该@@188足彩外围@@app 电阻@@。
使用@@PGC提供的各式最先进的电气表征设备@@@@，结合@@Techinsights的分析@@，我们审查了罗姆@@对这些器件的多项声明@@。我们直接比较了新型第@@@@@@4代@@650V罗姆@@金氧半场效晶体管@@@@、第@@3代@@金氧半场效晶体管@@@@和@@一流的平面@@碳化硅@@金氧半场效晶体管@@@@，它们具有相似的@@Rdson额定值@@。
首先@@是损耗@@。罗姆@@在@@图@@中的第@@一项声明为@@，他们将导通损耗降低了@@40%，从@@而实现@@了等效的芯片尺寸缩减@@。事实上@@，根据@@TechInsights公布的剖面图@@@@，我们可以确认芯片有源区@@域的比导通电阻@@@@（Ron×A）几乎比上一代@@产品@@@@低@@40%，尽管实际上@@器件的必要非有源区@@域会略微降低这一增益@@。更进一步而言@@，新的@@Ronsp也比我们描述的一流平面@@器件小@@20%。正如我们之前所讨论的那样@@，这是一个至关重要的进步@@，因为它能缩小芯片尺寸@@，从@@而提高@@产量@@并降低成本@@。
图@@4：罗姆@@的第@@@@4代@@器件@@具有更低的@@Ronsp、Coss和@@Crss（来源@@：罗姆@@）
图@@中的第@@二个声明为@@，因为各个密勒电容的降低@@，所以开关损耗将会降低@@。事实上@@，虽然我们比较的芯片的测试结果与之并不完全匹配@@，但我们可以确认@@Crss（在@@额定电压下@@）降低了约@@90%，而且@@Coss也有所降低@@，具体取决于电压@@。我们正在@@开展自@@己的开关基准测试@@。
罗姆@@提出的一项声明涉及将额定电压范围从@@@@650 V提高@@至@@750 V。罗姆@@表示@@：“750 V击穿电压可确保设计裕度不受@@VDS浪涌影响@@”。我们发现这是一个正在@@席卷整个行业的有趣发展@@。然而@@，实际上@@，在@@静态条件下测试的新型第@@@@@@4代@@器件@@的实际击穿电压约为@@1000 V，实际低于在@@超过@@1200 V时击穿的第@@@@3代@@器件@@。新型第@@@@4代@@器件@@与一流的平面@@器件不相上下@@。结合@@他们关于裕度的说法和@@实际数据@@，这的确令人印象深刻@@。他们允许以@@75%的实际击穿电压下使用@@该器件@@，该数据高于第@@@@3代@@的@@50%以上@@，这表明第@@@@4代@@的@@可靠性大幅提高@@@@。正如我们将在@@下一节中解释的那样@@，这种降额的减少是一个很大的改进@@，可以在@@一定程度上降低电阻@@@@。
图@@5：尽管额定击穿电压有所增加@@，但测得的真实击穿电压显示第@@@@4代@@要小于第@@@@3代@@。这表明漂移区@@降额显著降低@@。
PGC实验室将很快对第@@@@4代@@器件@@开展短路测试@@，但罗姆@@的第@@@@三个有趣的说法是@@，尽管缩减了芯片尺寸并增大了电流密度@@，但实质增加了器件的短路耐受时间@@。如果他们所言不虚@@，考虑到@@降额减少@@，这进一步证明罗姆@@在@@其器件可靠性和@@稳健性方面迈出了一大步@@。
图@@6：据称罗姆@@的第@@@@@@4代@@器件@@增加了短路耐受时间@@，同时降低了@@Ronsp（来源@@：罗姆@@）
总之@@，罗姆@@第@@@@4代@@器件@@的强劲表现有力回应了对早期碳化硅@@沟槽器件的诸多批评@@。但这一切究竟如何实现@@？
第@@101条规则@@：保护栅极氧化层@@
下图@@为@@PGC对新型第@@@@@@4代@@设计的图@@解复制@@。图@@中并未考虑缩减间距@@，而是强调了栅极周围的变化@@。
图@@7：PGC展示的新型第@@@@@@4代@@罗姆@@器件@@，其中@@电场线展示如何保护栅极氧化层@@@@。
关于金氧半场效晶体管@@设计@@，尤其是碳化硅@@沟槽式金氧半场效晶体管@@的设计@@，主要用于在@@器件处于关断状态时保护栅极氧化层@@@@，阻断大电压@@。器件表面此时存在@@高电场@@，如果与栅极氧化层重合@@，会引起栅极泄漏并导致可靠性问题@@。在@@第@@@@3代@@器件@@中@@，源极沟槽与栅极沟槽深度相同@@，因而其下方的@@P+注入仅比栅极沟槽本身深一点@@。因此@@，图@@中所示@@的电场线@@（可以想象为正在@@膨胀的气球的外缘@@@@）围绕沟槽拐角弯曲@@，并能更轻易地与栅极沟槽的底部相互作用@@。
相反@@，罗姆@@的新型第@@@@@@4代@@器件@@的源极沟槽被注入到@@源极沟槽侧壁和@@底部的@@P+区@@域包围@@，位置更深@@。这将保护栅极的@@p-n结向下推入漂移区@@@@，远离其保护的栅极氧化物@@。如第@@@@4代@@器件@@图@@所示@@@@，峰值电场线@@（气球的外缘@@）远离栅极氧化物@@。
栅极保护的收益@@
栅极获得了更好的保护@@，那又怎样@@？好吧@@，假如没有采取相对的栅极保护措施@@，如第@@@@3代@@器件@@，则需要采取措施来确保电场永远不会达到@@足以损坏栅极的数值@@。因此@@，支持阻断电压的漂移区@@被过度设计@@（实际已降额@@，参见关于该主题的我的文章@@），以支持超过应用所需的电压@@。试着回想一下@@，可用于@@400 V电动汽车的@@650 V第@@3代@@器件@@的击穿电压超过了@@1200 V。虽然这确保能长期安全运行@@，但代@@价是漂移区@@的电阻@@随着它能支持的电压呈指数上升@@（Rdr∝ V^2.28）。
因此@@，通过更好地保护栅极@@，第@@4代@@器件@@需要的降额更少@@。我们测量的击穿电压为@@1000 V，比第@@@@3代@@降低了@@20%以上@@，因此@@漂移区@@电阻@@可能降低了@@40%以上@@。这似乎在@@@@TechInsights提供的剖面图@@中得到@@证实@@，新器件具有类似的漂移区@@宽度@@，尽管图@@@@7所示@@的深沟槽使其进一步变薄@@。此外@@，我们预计漂移区@@的掺杂将增加@@，从@@而进一步降低电阻@@@@。
有效的栅极氧化物保护也能提高@@可靠性@@@@。具体而言@@，这将解释为何罗姆@@建议的栅极氧化层短路耐受时间从@@最小值@@4.5 µs增加到@@@@5.5 µs。在@@短路故障期间@@，支持最高电场的器件区@@域通常会达到@@最高温度@@。如果该位置离栅极更远@@，则栅极烧坏的时间将随之增加@@。
另一个巧妙的技巧@@：是时候往碳化硅@@超结结构前进@@？
学术界对碳化硅@@超结结构的探讨已持续了十年@@或@@更长时间@@，最近一次由我的研究小组提出@@。我们利用@@7 µm深的沟槽@@，并在@@其侧壁上注入@@P，从@@而提出了一种@@1700 V碳化硅@@超结器件@@。
罗姆@@的器件不是超结结构器件@@，它们的@@p型内衬沟槽只占我们提出的器件的一小部分@@，但我们怀疑超结结构原理能在@@栅极沟槽下方的区@@域@@起作用@@。毕竟挤压在@@两个@@P柱之间的狭窄的@@n掺杂区@@会显著增加器件的@@JFET电阻@@。但我们怀疑该区@@域中的@@n型掺杂区@@将高于漂移区@@@@，利用超结结构的电荷平衡原理@@（下次讲解@@）在@@不破坏电场阻断能力的情况下增加掺杂@@。
要点和@@结论@@
公平地说@@，这个设计让我们感到@@非常兴奋@@；它似乎是一种发挥碳化硅@@潜力的沟槽式碳化硅@@设计@@。根据@@该设计@@，我们得知罗姆@@已经找到@@了一种方法@@，利用其深沟槽设计来同时@@： 将单元间距减少三倍@@@@，显著降低了沟道电阻@@@@； 保护栅极氧化物@@，提高@@可靠性@@，减少漂移区@@降额@@，从@@而降低其电阻@@@@； 大幅降低衬底电阻@@@@； 引入@@JFET区@@（负面影响@@），但可能通过超结结构@@/电荷平衡原理降低其影响@@。 虽然目前只有英飞凌@@和@@罗姆@@的沟槽器件可用@@，但博世@@（Bosch）紧随其后@@，而且@@其他集成器件制造商也可能效仿@@，以获取潜在@@的产量和@@成本优势@@。该技术@@的实效将通过普及率得到@@验证@@。我们或@@许可以期待更多的电动汽车原始设备@@制造商和@@一级供应商在@@其车载充电器中采用该技术@@@@，甚至可能在@@以平面@@器件为主的动力传动系统逆变器中采用该技术@@@@。
作者@@：
Stephen Russell （TechInsights Sr. Process Analyst_Power Devices）
Stephen Russell博士在@@宽禁带@@（WBG）器件制造和@@表征方面有超过@@15年@@的从@@业经验@@。他于@@2013年@@获得格拉斯哥大学电子@@工程博士学位@@，专业研究金刚石场效应晶体管@@，之后前往华威大学研发@@3.3 kV和@@10 kV碳化硅@@器件@@。他凭借论文@@《碳化硅@@功率金刚石场效应晶体管的高温电老化和@@热老化性能及应用注意事项@@》赢得@@《电气与电子@@工程师协会汇刊电力电子@@学卷@@》2018年@@最佳论文奖@@。自@@2018年@@进入业界以来@@，他领导了新型硅绝缘栅双极型晶体管@@产品@@线研发@@，并发起了一个在@@电路保护应用中使用@@碳化硅@@@@JFET的研发项目@@@@。他于@@2020年@@加入@@TechInsights并成为功率半导体器件的学科专家@@，同时持续了解整个行业的最新发展@@。
合著作者@@@@：
Peter Gammon（PGC）