作者@@：Coventor（泛林集团@@旗下公司@@）半导体工艺@@@@与整合@@(SPI)高级工程师王青鹏博士@@
原文链接@@：https://www.coventor.com/blog/accelerating-semiconductor-process-develop...
实验设计@@(DOE)是半导体工程研发中@@一个强大的概念@@，它是研究实验变量敏感性及其对器件性能影响的利器@@。如果@@DOE经过精心设计@@，工程师就可以使用@@有限的实验晶圆及试验成本实现半导体器件的目标性能@@。然而@@，在@@半导体设计和@@制造领域@@，DOE（或@@实验@@）空间@@通常并未得到充分探索@@。相反@@，人们经常使用@@非常传统的试错方案来挖掘有限的实验空间@@@@。这是因为在@@半导体制造工艺@@中@@存在@@着太多变量@@，如果@@要充分探索所有变量的可能情况@@，需要极大的晶圆数量和@@试验成本@@。在@@这种情况下@@，虚拟@@工艺@@模型和@@虚拟@@@@DOE可谓是探索巨大潜在@@解空间@@@@、加速工艺@@发展的同时@@减少硅实验成本的重要工具@@。本文将说明我们在@@高深宽比通孔钨填充@@工艺@@中@@@@，利用虚拟@@@@DOE实现了对空隙的有效控制和@@消除@@。示例中@@@@，我们使用@@@@原位沉积@@@@-刻蚀@@-沉积@@ (DED) 法进行钨填充@@工艺@@@@。
基于硅的扫描电镜图@@像和@@每个填充步骤的基本行为@@，使用@@SEMulator3D®虚拟@@工艺@@建模@@，重建了通孔钨填充@@工艺@@@@。建模工艺@@包括@@：
为了匹配实际的硅剖面@@，工艺@@模型中@@的@@每个步骤都经过校准@@。使用@@SEMulator3D生成的模拟@@3D输出结构与硅的图@@像进行对比@@，它们具有相似的空隙位置和@@空隙体积@@（见图@@@@1）。图@@1显示了@@SEMulator3D和@@实际硅晶圆中@@的@@相应工艺@@步骤@@。使用@@新校准的模型@@，完成了@@3次@@虚拟@@@@DOE和@@500多次@@模拟运行@@，以了解不同工艺@@变量对空隙体积和@@弯曲关键尺寸的影响@@。
图@@1：DED工艺@@校准@@
第一次@@@@DOE
在@@第一次@@@@@@DOE中@@，我们使用@@@@DED工艺@@步骤进行了沉积@@和@@刻蚀@@@@量的实验@@。在@@我们的测试条件下@@，空隙体积可以减小但永远不能化零@@，并且沉积@@层不应超过顶部关键尺寸的@@45%（见图@@@@ 2）。
图@@2：DED等高线图@@@@、杠杆图@@@@、DOE1的输出结构@@
第二次@@@@DOE
在@@第二次@@@@@@DOE中@@，我们给校准模型@@（DEDED工艺@@流程的顺序@@）加入了新的沉积@@@@/刻蚀@@工艺@@步骤@@。这些新的沉积@@和@@刻蚀@@@@步骤被设置了与第一次@@@@@@@@ DOE相同的沉积@@和@@刻蚀@@@@范围@@（沉积@@1和@@刻蚀@@@@1）。沉积@@1(D1)/刻蚀@@1(E1)实验表明@@，在@@D1和@@E1值分别为@@47nm和@@52nm时@@可以获得无空隙结构@@（见图@@@@ 3）。需要注意@@，与第一次@@@@@@DOE相比@@，DEDED工艺@@流程中@@加入了新的沉积@@@@和@@刻蚀@@@@步骤@@。与之前使用@@的简单@@DED工艺@@相比@@@@，这意味着工艺@@时@@间的增加和@@生产量的降低@@。
图@@3：DEDED等高线图@@@@、杠杆图@@@@、DOE2的输出结构@@
第三次@@@@DOE
在@@第三次@@@@@@DOE中@@，我们通过调整@@BT（初刻蚀@@@@）刻蚀@@行为参数进行了一项前置通孔剖面的实验@@。在@@BT刻蚀@@实验中@@@@，使用@@SEMulator3D的可视性刻蚀@@功能进行了工艺@@建模@@。我们在@@虚拟@@实验中@@修改的是等离子体入射角度分布@@(BTA)和@@过刻蚀@@@@因子@@(Fact)这两个输入参数@@。完成虚拟@@通孔刻蚀@@后@@，使用@@虚拟@@测量来估测每次@@模拟运行的最大弯曲关键尺寸和@@位置@@。这个方法使用@@@@BTA（初刻蚀@@@@等离子体入射角度分布@@）和@@Fact（过刻蚀@@@@量@@）实验实验生成了虚拟@@结构@@，同时@@测量和@@绘制了弯曲关键尺寸和@@位置@@。第三次@@@@DOE的结果表明@@，当弯曲关键尺寸足够小时@@@@，可以获得无空隙的结构@@；当弯曲关键尺寸大于@@150nm时@@，空隙体积将急剧增加@@（见图@@@@4）。 因此@@，可以利用最佳的第三次@@@@@@DOE结果来选择我们的制造参数并进行硅验证@@。
图@@4：前置通孔剖面实验等高线图@@@@@@、杠杆图@@@@、DOE3的输出结构@@
通过将前置通孔弯曲规格设置在@@@@150nm以下@@（图@@5中@@的@@145nm），我们在@@最终的硅工艺@@中@@获得了无空隙结构@@。此次@@@@，硅结果与模型预测相符@@，空隙问题得到解决@@。
图@@5：当弯曲关键尺寸小于@@150nm时@@，SEMulator3D预测的结果与实际的硅结果@@
此次@@@@演示中@@@@，我们进行了@@SEMulator3D建模和@@虚拟@@@@DOE来优化@@DED钨填充@@，并生成无空隙结构@@，3次@@DOE都得到了空隙减小或@@无空隙的结构@@。我们用@@DOE3的结果进行了硅验证@@，并证明我们解决了空隙问题@@。硅结果与模型预测相匹配@@，且所用时@@间比试错验证可能会花费的短很多@@。该实验表明@@@@，虚拟@@DOE在@@加速工艺@@发展并降低硅晶圆测试成本的同时@@@@，也能成功降低@@DED钨填充@@工艺@@中@@的@@空隙体积@@。