文章来源@@：内容来自半导体行业观察@@（ID：icbank）综合@@，谢谢@@。
CEA -Leti和@@英特尔今天@@宣布了一项联合研究项目@@，旨在@@开发@@ 300 毫米晶圆上@@二维过渡金属二硫化物@@ (2D TMD) 的@@层转移技术@@@@，目标是将摩尔定律扩展到@@@@ 2030 年@@以后@@。
二维层状半导体@@，例如基于@@钼和@@钨的@@@@ TMD，有望扩展摩尔定律并确保@@ MOSFET 晶体管@@的@@最终缩放@@，因为@@ 2D-FET 提供了固有的@@亚@@ 1nm 晶体管@@沟道厚度@@。由于@@@@其良好的@@载流子传输和@@移动性@@，即使对于@@原子级薄层@@，它们也适用于@@高性能和@@低功耗平台@@。此外@@，它们的@@器件@@主体厚度和@@适度的@@能带隙导致增强的@@静电控制@@，从而@@导致低断态电流@@。
这些特性将@@ 2D-FET 堆叠纳米片器件@@定位为@@ 2030 年@@后晶体管@@缩放的@@有前途的@@解决方案@@，这将需要高质量的@@@@ 2D 通道生长@@、适应性转移和@@稳健的@@工艺模块@@@@。为此@@，这个多年@@期项目将开发一种可行的@@层转移技术@@@@@@，将高质量二维材料@@@@（生长在@@@@ 300 毫米首选基板上@@@@）转移到@@另一个用于@@晶体管@@工艺集成@@的@@器件@@基板@@。英特尔为该项目带来了数十年@@的@@研发和@@制造专业知识@@，CEA-Leti 还提供了键合和@@传输层专业知识以及大规模表征@@。
英特尔技术@@开发高级研究员兼英特尔欧洲研究总监@@ Robert Chau 表示@@：“随着我们不懈地推动摩尔定律@@，2D TMD 材料@@是一种很有前途的@@选择@@，可以在@@未来扩展晶体管@@的@@缩放极限@@。” “该研究计划的@@重点是开发一种可行的@@基于@@@@ 2D TMD 的@@ 300mm 技术@@，用于@@未来的@@摩尔定律晶体管@@缩放@@。”
英特尔将其在@@半导体和@@封装研究与技术@@方面的@@实力和@@专业知识与欧洲合作伙伴合作@@，以开发摩尔定律创新并推动欧洲的@@微电子@@技术@@发展@@。2022 年@@，Chau 从美国调往欧洲@@，领导英特尔欧洲研究院@@，并与欧洲大陆的@@合作伙伴一起推动英特尔的@@研发@@。英特尔和@@@@ CEA-Leti 在@@半导体设计@@、工艺和@@封装技术@@方面有着长期的@@密切合作@@。
最近@@，他们宣布在@@@@ 2022 年@@ 6 月@@使用自组装工艺实现未来芯片集成@@的@@新型芯片到@@晶圆键合技术@@的@@研究取得突破@@。Chau 于@@ 6 月@@ 16 日访问了@@ CEA-Leti 的@@格勒诺布尔总部@@，以强调其重要性他们的@@合作和@@项目的@@启动@@，一直是两个实体之间多年@@研究合作的@@有力支持@@者@@。
CEA-Leti 首席执行官@@ Sebastien Dauvé 表示@@，行业路线图表明@@，二维材料@@将集成@@到@@未来的@@微电子@@设备@@中@@，而@@ 300 毫米晶圆的@@转移能力将是这种集成@@的@@关键@@。
“由于@@@@其超过@@ 700°C 的@@高生长温度和@@在@@首选基板上@@的@@高质量生长@@，很难堆叠@@ 2D 材料@@，很难像通常的@@薄层一样沉积在@@堆叠上@@@@。因此@@，转移最有希望将它们集成@@到@@未来的@@设备@@中@@，而@@ CEA-Leti 在@@这方面的@@优势在@@于@@其在@@转移开发和@@表征方面的@@专业知识和@@技术@@诀窍@@，”Dauvé 说@@。
除了二维晶体管@@外@@，CFET 晶体管@@也是大家关注的@@一个方向@@，imec也在@@其上@@取得了新进展@@@@。
迈向单片@@@@ CFET 晶体管@@
imec 主要技术@@成员@@ Hans Mertens表示@@：“今天@@，半导体行业正处于@@从@@ FinFET 到@@ Nanosheet 的@@过渡期@@，Nanosheet 是一种器件@@架构@@，将通过多代逻辑技术@@扩展路线图@@。在@@此过程中@@，我们可能会介绍@@ Forksheet，这是@@imec几年@@前提出的@@一种先进的@@纳米片架构@@，它减少了相邻器件@@之间的@@间隔@@，与传统的@@纳米片相比@@，提供了缩放和@@性能优势@@。到@@本世纪末@@，imec预计@@ complementary FET (CFET) 将进入路线图@@。在@@该器件@@架构中@@，n- 和@@ pMOS 器件@@相互堆叠@@，首次从标准单元高度考虑中消除了@@ np 分离@@。当辅以先进的@@技术@@来接触晶体管@@时@@，CFET允许逐渐推动@@track高度从@@5T走向@@4T，有效地大幅缩小标准单元尺寸@@。
从工艺的@@角度来看@@，由于@@@@ nMOS-pMOS 垂直堆叠结构@@，CFET 制造具有挑战性@@，我们正处于@@寻路的@@早期阶段@@。已经提出了几种@@ CFET，包括单片@@@@（monolithic ）和@@顺序@@（sequential ）工艺流程@@。在@@顺序工艺流程@@中@@，顶层器件@@在@@底层器件@@顶部@@通过晶圆键合转移覆盖半导体层后按顺序进行处理@@。相反@@，单片@@集成@@涉及在@@单个基板上@@构建垂直设备@@架构@@。”
单片@@ CFET：引入@@ CFET 的@@最快途径@@
imec 技术@@人员主要成员@@ Anne Vandooren 表示@@：“在@@我们的@@逻辑计划中@@，imec 及其合作伙伴专注于@@单片@@@@ CFET 集成@@，因为@@与现有的@@纳米片型工艺流程@@相比@@，这种集成@@方案的@@破坏性最小@@。因此@@，它被认为是在@@行业相关维度上@@引入@@@@ CFET 的@@最快途径@@。尽管如此@@，制造这两种器件@@的@@层的@@垂直堆叠推动了对高纵横比图案化@@、材料@@的@@选择性沉积和@@去除以及高质量@@（epi-）膜沉积的@@需求@@。此外@@，还需要引入@@一些@@ CFET 专用工艺模块@@，以实现横截面的@@栅极和@@接触部分的@@垂直隔离@@。
我们通过将单片@@@@ CFET 集成@@挑战划分为不同的@@子项目来应对这些挑战@@，并逐渐增加集成@@复杂性@@。每个子项目都建立在@@不同的@@测试工具上@@@@。我们首先关注单极单片@@@@ CFET，n 和@@ p 顶部@@和@@底部@@器件@@在@@不同晶圆上@@加工@@。其他测试车辆将在@@同一晶圆上@@加工单片@@@@ CMOS CFET 器件@@。它们的@@主要区别在@@于@@@@ CFET 器件@@的@@接触方式@@，最终致力于@@实现先进的@@中线@@ (MOL) 和@@背面连接选项@@。对于@@每个@@test vehicles，我们探索了各种工艺和@@集成@@选项@@，权衡功率性能区域收益与复杂性@@。在@@每辆车上@@获得的@@知识将转移到@@下一辆车上@@@@。”
48nm 栅极间距@@的@@单极单片@@@@ CFET 演示@@
Hans Mertens：“在@@ VLSI 2020 上@@，imec 率先在@@@@ 300mm 晶圆上@@展示@@了单片@@@@ CFET 器件@@，尽管采用的@@是@@ 90nm 的@@‘relaxed’栅极间距@@（即接触多晶硅间距@@ (CPP)）。在@@ VLSI 2023 上@@，imec 展示了通过单片@@集成@@以行业相关的@@@@ 48nm 栅极间距@@构建的@@单极@@ CFET 器件@@。该作品入选@@ 2023 VLSI 技术@@研讨会亮点环节@@。我们的@@功能器件@@分别为@@ n- 和@@ pMOS 的@@底部@@和@@@@顶部@@器件@@显示出出色的@@开关特性@@。我们目前正在@@探索以更小的@@栅极间距@@进行单极单片@@@@ CFET 集成@@。
(a)底部@@ pFET 和@@ (b) 顶部@@ nFET (LG,PHYS=27nm)（在@@ VLSI 2023 上@@展示@@）的@@工艺结束横截面图像@@。
在@@此演示@@中@@，评估了底部@@或@@顶部@@器件@@的@@源极@@@@-漏极外延@@结构@@（源极@@-漏极外延@@）和@@源极@@@@-漏极接触@@。此外@@，为了限制纵横比并加快开发速度@@，结构的@@活性部分仅限于@@底部@@的@@一个纳米片和@@顶部@@器件@@的@@一个@@。然而@@@@，这项工作的@@意义在@@于@@表明@@，在@@顶层和@@底层之间的@@垂直间距仅为@@ 30 纳米的@@情况下@@，我们找到@@了一种独立接触顶层和@@底层设备@@的@@方法@@。它是在@@缩放维度上@@进行高级@@ CFET 集成@@的@@垫脚石@@。”
单片@@ CMOS CFET：具有挑战性的@@工艺步骤和@@模块@@
imec 科学总监@@ Steven Demuynck：“此外@@，我们继续努力实现单片@@@@ CMOS CFET 器件@@演示@@@@，这是@@ imec 的@@一个战略项目@@，通过与我们的@@合作伙伴的@@密切合作实现@@。与单极@@ CFET 器件@@不同@@，堆叠式@@ p 底部@@和@@@@ n 顶部@@器件@@现在@@将在@@同一晶圆上@@实现并独立接触@@。此外@@，集成@@流程应允许区分共享公共栅极的@@两个器件@@上@@的@@阈值电压@@ (Vt) 设置@@——所有器件@@均采用行业相关的@@@@ 50nm 栅极间距@@。这种垂直架构具有重大意义@@。它不仅需要开发三个新的@@@@@@、特定于@@@@ CFET 的@@工艺模块@@，还需要调整工艺流程@@中的@@其他模块以适应这些特定于@@@@@@ CFET 的@@模块的@@存在@@@@。
第一个特定于@@@@@@ CFET 的@@工艺模块@@，我们称为中间电介质@@隔离@@ (MDI：middle dielectric isolation)，源于@@在@@顶部@@和@@底部@@栅极之间创建垂直电介质@@隔离以区分顶部@@和@@底部@@器件@@之间的@@@@ Vt 设置@@的@@需要@@。为实现这一点@@，我们的@@团队提出了一个从一开始就影响工艺流程@@的@@独特解决方案@@：为创建@@ CFET 的@@有源部分而@@形成的@@@@ Si/SiGe 叠层转变为更高的@@@@ Si/SiGe1/SiGe2 多层叠层@@，具有更高的@@@@SiGe2 的@@ Ge% 高于@@@@ SiGe1。当牺牲@@ SiGe1 层被设置@@@@ Vt 的@@功函数金属取代时@@，富含@@ Ge 的@@牺牲层被转化为@@ MDI 电介质@@，在@@栅极内形成@@ np WF 金属分离@@@@。该堆栈允许在@@堆栈中的@@@@ Ge 缺陷层上@@形成内部间隔物@@——这是@@一个关键的@@纳米片特定特征@@，可将栅极与源极@@@@-漏极隔离@@。寻找最有效的@@方法来共同集成@@底部@@源漏@@、新的@@@@ MDI 模块和@@内部垫片@@，在@@这种紧密间距和@@高纵横比几何形状下@@，是我们目前研发工作的@@重点@@。
顶部@@和@@底部@@器件@@的@@源极@@@@-漏极接触@@金属之间需要第二个垂直隔离@@。探索了各种选项来构建和@@隔离底部@@和@@@@顶部@@触点@@——在@@两个高栅极之间的@@深处@@——并随后路由底部@@和@@@@顶部@@晶体管@@@@。在@@ VLSI 2023 上@@共享了一个形态学概念验证流程@@，展示了制造堆叠式@@@@ MOL 的@@能力@@。
最后@@，在@@底部@@器件@@上@@生长源漏外延时@@，我们需要封装顶部@@通道@@。这将有效地在@@底部@@和@@@@顶部@@器件@@上@@实现不同掺杂的@@外延生长@@。”
从背面连接@@ CFET 器件@@
Anne Vandooren：“从长远来看@@，我们正在@@探索先进的@@集成@@选项@@，以从背面连接@@有源设备@@@@。这些发展是由进一步降低标准单元高度和@@避免晶圆正面后端生产线中的@@布线拥塞的@@需求推动的@@@@。
背面接触引入@@了额外的@@工艺步骤@@，包括晶圆键合和@@从背面减薄基板@@。这些步骤挑战了非常紧密的@@覆盖层@@，以将背面层与正面已经存在@@的@@小特征对齐@@。这更具挑战性@@，因为@@在@@键合过程中会发生晶圆变形@@，需要使用特定的@@光刻覆盖校正方法@@。此外@@，还需要一个额外的@@工艺模块@@来在@@背面金属@@ 1 和@@ CFET 器件@@的@@活性纳米片部分之间提供适当的@@隔离@@。”
CFET 支持@@：行业协作努力@@
Steven Demuynck：“自从我们开始@@ CFET 开发以来@@，我们发现与设备@@供应商的@@合作强度有所增加@@。一方面@@，这些供应商希望参与到@@开发的@@早期阶段@@，以便能够确定他们的@@工具@@、流程和@@材料@@在@@该路线图中的@@位置@@。他们还想了解这些需要运行的@@环境@@，以了解流程中上@@游和@@下游的@@交互@@。Imec 在@@为这些公司提供具有@@ CFET 相关拓扑和@@几何形状的@@晶圆方面发挥着关键作用@@。在@@ IDM 开始开发之前@@，他们通常不容易获得此类材料@@@@。另一方面@@@@，这些合作也为@@ imec 带来了好处@@。与我们的@@工具供应商的@@合作有助于@@我们利用合作伙伴的@@最先进功能@@。
与此同时@@，我们的@@逻辑核心合作伙伴有兴趣通过评估各种流程风格来确定我们遇到@@的@@关键挑战和@@潜在@@障碍@@。在@@早期阶段了解硬件和@@流程支持@@什么@@，可以让他们在@@开始自己的@@研发工作时抢先一步@@。”
参考文献@@
https://www.hpcwire.com/off-the-wire/cea-leti-and-intel-to-develop-2d-tm...
https://www.imec-int.com/en/articles/towards-process-flow-monolithic-cfe...