在@@本系列第三篇文章中@@，我们介绍了传统封装@@和@@晶圆级@@（Wafer-Level）封装@@，本篇文章将@@继续介绍将@@多个封装@@和@@组件整合到单个产品中的@@封装@@技术@@@@。其中@@，我们将@@重点介绍封装@@堆叠@@技术@@和@@系统级封装@@@@@@（SiP）技术@@，这两项技术@@都有助减小封装@@体积@@，提高@@封装@@工艺效率@@。
1. 堆叠封装@@@@ (Stacked Packages)
想象一下@@，在@@一个由@@多栋低层楼房组成的@@住宅综合体内@@，若要容纳数千名居民@@，则需要占据非常大的@@面积才能满足需求@@。然而@@，一栋摩天大楼就能容纳同样数量的@@居民@@。这个例子清楚地说明了堆叠封装@@@@具备@@的@@一大优势@@。相对于将@@多个封装@@水平分布在@@较大面积的@@产品@@，由@@堆叠封装@@@@@@（Stacked Package）组成的@@产品可以在@@减小体积的@@同时@@进一步提高@@性能@@。除了作为一种重要封装@@技术@@@@，堆叠封装@@@@还是产品开发过程中采用的@@一种基本方法@@。
过去@@，产品往往在@@一个封装@@体内只封装@@一个芯片@@@@，但现在@@可以开发涵盖多种不同功能的@@多芯片封装@@或@@将@@多个存储器@@芯片集成到容量更大的@@单个封装@@中@@。此外@@，系统级封装@@@@可将@@多个系统组件整合在@@单个封装@@体内@@。这些@@技术@@的@@问世使@@半导体公司能够在@@打造高附加值产品的@@同时@@@@，满足多样化的@@市场需求@@。
图@@1：堆叠封装@@@@方法的@@分类@@（ⓒ HANOL出版社@@）
如图@@@@1所示@@，基于不同的@@开发技术@@@@，堆叠封装@@@@可分为三大类@@：1）通过垂直堆叠封装@@@@体而形成的@@封装@@堆叠@@@@；2）使@@用@@引线键合技术@@将@@不同芯片堆叠@@在@@单个封装@@体内的@@芯片叠层封装@@@@；及@@3）使@@用@@硅通孔@@@@（TSV）1技术@@替代传统引线键合技术@@实现内部电气互连@@的@@芯片叠层封装@@技术@@@@。每种堆叠封装@@@@技术@@都具有不同的@@特点@@、优势和@@局限性@@，这将@@决定它们在@@未来的@@应用@@@@。
1 硅通孔@@（TSV，Through Silicon Via）：一种可完全穿过硅裸片@@或@@晶圆实现硅片堆叠的@@垂直互连@@通道@@。
封装@@堆叠@@（Package Stacks）
封装@@堆叠@@通过垂直堆叠封装@@@@体来实现@@。因此@@，其优缺点与芯片叠层封装@@正好相反@@@@。封装@@堆叠@@方法将@@完成测试的@@封装@@体相堆叠@@，在@@某个封装@@体测试不合格时@@，可轻松地将@@其替换为功能正常的@@封装@@体@@。因而@@，其测试良率相比芯片叠层封装@@更高@@。然而@@，封装@@堆叠@@尺寸较大且信号路径较长@@，这导致其电气特性可能要劣于芯片叠层封装@@@@。
最常见的@@一种封装@@堆叠@@技术@@便是叠层封装@@@@（PoP），它被广泛应用@@于移动设备@@中@@。对于针对移动设备@@的@@叠层封装@@@@，用于@@上下层封装@@的@@芯片类型和@@功能可能不同@@，同时@@可能来自不同芯片制造商@@。
通常@@，上层封装@@体主要包括@@由@@半导体存储器@@公司生产的@@存储器@@芯片@@，而下层封装@@体则包含带有移动处理器的@@芯片@@，这些@@芯片由@@无晶圆厂的@@设计公司设计@@，并由@@晶圆代工厂及@@外包半导体组装和@@测试@@（OSAT）设施生产@@。由@@于@@封装@@体由@@不同厂家生产@@，因此@@在@@堆叠前需进行质量检测@@。即使@@在@@堆叠后出现缺陷@@，只需将@@有缺陷的@@封装@@体替换成新的@@封装@@体即可@@。因此@@封装@@堆叠@@在@@商业层面具有更大益处@@。
芯片堆叠@@（Chip Stacks）- 引线键合芯片叠层封装@@@@ (Chip Stacks With Wire Bonding）
将@@多个芯片@@封装@@在@@同一个封装@@体内时@@，既可以将@@芯片垂直堆叠@@，也可以将@@芯片水平连接至电路板@@。考虑到水平布局可能导致封装@@尺寸过大@@，因而@@垂直堆叠成为了首选方法@@。相比封装@@堆叠@@@@，芯片堆叠@@封装@@尺寸更小@@，且电信号传输路径相对更短@@，因而@@电气特性更优@@。然而@@，若在@@测试中发现某个芯片@@存在@@缺陷@@，则整个封装@@体就会报废@@。鉴于此@@，芯片堆叠@@封装@@的@@测试良率较低@@。
在@@芯片堆叠@@封装@@中@@，要想提高@@存储器@@容量@@，就需要在@@单一封装@@中堆叠更多的@@芯片@@。因而@@，可将@@多个芯片@@集成在@@同一封装@@体内的@@技术@@应运而生@@。但与此同时@@@@，人们不希望封装@@厚度随着堆叠芯片数量的@@增加而变厚@@，因此@@致力于开发能够限制封装@@厚度的@@技术@@@@。要做到这一点@@，就需要减少芯片和@@基板@@（Substrate）等可能影响封装@@厚度的@@所有组件的@@厚度@@，同时@@缩小最上层芯片和@@封装@@上表面之间的@@间隙@@。这给封装@@工艺带来了诸多挑战@@，因为芯片越薄越易于损坏@@。因此@@，目前@@的@@封装@@工艺正致力于克服这些@@挑战@@。
硅通孔@@（TSV）- 硅通孔@@芯片叠层封装@@@@（Chip Stacks With TSV）
硅通孔@@是一种通过在@@硅片上钻孔来容纳电极的@@芯片堆叠@@技术@@@@。相比采用传统引线方法实现芯片与芯片@@（Chip-to-Chip）互连@@或@@芯片与基板@@（Chip-to-Substrate）互连@@，硅通孔@@通过在@@芯片上钻孔并填充金属等导电材料来实现芯片垂直互连@@@@。尽管使@@用@@硅通孔@@@@进行堆叠时使@@用@@了芯片级工艺@@，但却采用晶圆级工艺在@@芯片正面和@@背面形成硅通孔@@和@@焊接凸点@@（Solder Bump）。由@@此@@，硅通孔@@被归类为晶圆级封装@@技术@@@@。
图@@2：使@@用@@硅通孔@@@@技术@@的@@芯片剖面图@@@@（ⓒ HANOL出版社@@）
硅通孔@@封装@@的@@主要优势在@@于性能优越且封装@@尺寸较小@@。如图@@@@2所示@@，使@@用@@引线键合的@@芯片堆叠@@封装@@利用引线连接至各个堆叠芯片的@@侧面@@。由@@于@@堆叠芯片以及@@连接引脚@@@@（Pin）的@@数量增加@@，引线变得更加复杂@@，而且也需要更多空间@@来容纳这些@@引线@@。相比之下@@，硅通孔@@芯片堆叠@@则不需要复杂的@@布线@@，因而@@封装@@尺寸更小@@。
正如上一篇文章所介绍@@，倒片封装@@@@（Flip Chip）具有良好的@@电气特性@@，原因有以下几点@@：其更易在@@理想位@@置形成输入@@/输出@@（I/O）引脚@@；引脚@@数量增加@@；电信号传输路径较短@@。基于同样的@@原因@@，硅通孔@@封装@@也具有良好的@@电气特性@@@@。当@@从一个芯片@@向其下方的@@芯片发送@@电信号时@@，硅通孔@@封装@@使@@得信号能够直接向下传输@@。相反@@，如果使@@用@@引线键合封装@@@@，则信号会先向下传输至基板@@，随后再向上传输至芯片@@，因而@@信号传输路径要长得多@@。如图@@@@2所示@@的@@引线芯片堆叠@@@@，芯片中心无法进行引线连接@@。相反@@，硅通孔@@封装@@可在@@芯片中心钻孔@@，形成电极@@，并与其他芯片连接@@。与引线连接不同@@，硅通孔@@封装@@可大幅增加引脚@@数量@@。
高宽带存储器@@@@（HBM）采用一种全新的@@@@DRAM架构@@，这种架构@@借助硅通孔@@技术@@来增加引脚@@数量@@。通常@@，在@@DRAM规范中@@，“X4”表示@@有四个引脚@@用于@@发送@@信息@@@@，或@@可以同时@@从@@DRAM发送@@4位@@（bit）信息@@。相应地@@，X8表示@@8位@@，X16表示@@16位@@，以此类推@@。增加引脚@@数量有利于同时@@发送@@更多信息@@@@。然而@@，由@@于@@自身局限性@@，引线芯片堆叠@@最多只能达到@@X32，而硅通孔@@堆叠则没有这方面的@@局限性@@，使@@HBM可达到@@x1024。
目前@@，将@@硅通孔@@封装@@用于@@@@DRAM的@@量产存储器@@产品@@，包括@@HBM和@@3D堆叠存储器@@@@（3DS）。前者用于@@图@@形@@、网@@络和@@高性能计算@@（HPC）应用@@，而后者则主要用作@@DRAM存储器@@模块@@。
图@@3：使@@用@@HBM的@@2.5D封装@@（ⓒ HANOL出版社@@）
HBM并非一种全封装@@产品@@，而是一种半封装@@产品@@。当@@HBM产品被送到系统半导体制造商那里时@@，系统半导体制造商会使@@用@@中介层@@@@2构建一个@@2.5D封装@@3，将@@HBM与逻辑芯片@@并排排列@@，如图@@@@3所示@@。由@@于@@2.5D封装@@中的@@基板无法提供用于@@支持@@HBM和@@逻辑芯片@@@@的@@所有输入@@/输出@@引脚@@的@@焊盘@@（Pads），因此@@需要使@@用@@中介层@@来形成焊盘和@@金属布线@@，从而容纳@@HBM和@@逻辑芯片@@@@。然后@@，再将@@这些@@中介层@@与基板连接@@。这些@@2.5D封装@@被认为是一种系统级封装@@@@@@。
同样采用硅通孔@@封装@@的@@产品还有@@3DS DRAM，这是一种在@@@@PCB板上安装球栅阵列封装@@@@@@（BGA）4的@@内存模块@@。尽管服务器中的@@@@DRAM存储器@@模块@@需要高速传输和@@大容量存储@@，但使@@用@@引线键合的@@芯片堆叠@@封装@@因其速度局限性而无法满足这些@@要求@@。鉴于此@@，服务器等高端系统往往使@@用@@由@@硅通孔@@芯片堆叠@@封装@@构成的@@模块@@。
2中介层@@（Interposer）：用于@@2.5D配置中的@@裸片@@之间又宽又快的@@电信号管道@@。
3 2.5D封装@@（2.5D package）：2.5D和@@3D封装@@在@@每个封装@@中包含多个集成电路@@。在@@2.5D结构中@@，两个或@@多个有源半导体芯片@@（Active Semiconductor Chips）并排排列在@@硅中介层@@上@@。在@@3D结构中@@，有源芯片通过裸片@@垂直堆叠的@@方式集成在@@一起@@。
4 球栅阵列封装@@@@（BGA）：一种表面贴装芯片封装@@@@，使@@用@@锡球作为其连接器@@。
2. 系统级封装@@@@（SiP）
由@@HBM和@@逻辑芯片@@@@构成的@@封装@@属于系统级封装@@@@@@。顾名思义@@，系统级封装@@@@是指在@@单个封装@@体中集成一个系统@@。然而@@，完整的@@系统还需包括@@传感器@@、模拟数字@@（A/D）转换器@@、逻辑芯片@@、存储芯片@@、电池和@@天线等组件@@，但就目前@@的@@技术@@发展水平而言@@，还无法将@@所有这些@@系统组件集成到单个封装@@体内@@。因此@@，研究人员正致力于不断开发针对这一领域的@@封装@@技术@@@@，而当@@前的@@系统级封装@@@@是指在@@单个封装@@体内集成部分系统组件@@。例如@@，使@@用@@HBM的@@封装@@将@@@@HBM和@@逻辑芯片@@@@集成到单个封装@@体内@@，形成一个系统级封装@@@@@@。
不同于系统级封装@@@@@@，系统级芯片@@（SoC）在@@芯片级实现系统功能@@。换言之@@，在@@同一个芯片@@上实现多个系统功能@@。例如@@，目前@@大多数处理器都在@@芯片内集成了静态@@RAM（SRAM）存储器@@，可同时@@在@@单个芯片@@上实现处理器的@@逻辑功能和@@@@SRAM的@@存储功能@@。因此@@，这些@@处理器被归类为系统级芯片@@@@。
系统级芯片@@需要将@@多种功能组合到单个芯片@@中@@，因此@@开发流程复杂而漫长@@。此外@@，如要对已开发出来的@@系统级芯片@@中单个@@188足彩外围@@app 的@@功能进行升级@@，则需从头开始对它们进行设计和@@开发@@。而系统级封装@@@@开发起来则更容易也更快@@，这是由@@于@@系统级封装@@@@是通过将@@已开发的@@多个芯片@@和@@器件整合在@@单个封装@@体内来实现@@。由@@于@@芯片本身是单独开发和@@制造@@，即使@@器件的@@结构完全不同@@，也很容易将@@它们集成到单个封装@@体内@@。同时@@，如果只需对功能的@@一个方面进行升级@@，则无需从头开发封装@@就可在@@芯片内集成新开发的@@器件@@。然而@@，如果产品将@@被长期大量使@@用@@@@，则相比系统级封装@@@@而言@@，将@@其开发为系统级芯片@@将@@更高效@@，因为系统级封装@@@@需要制造的@@材料更多@@，这会增加封装@@体积@@，只有这样才能将@@多个芯片@@整合到单个封装@@体内@@。
尽管系统级芯片@@和@@系统级封装@@@@之间存在@@各种差异@@，但两者并不是非此即彼的@@关系@@。事实上@@，可以将@@两者结合起来@@，以产生协同效应@@。完成系统级芯片@@开发后@@，可将@@其与其他功能芯片封装@@到单个封装@@体内@@，然后@@作为增强型系统级封装@@@@来实现@@。
图@@4：使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@和@@系统级封装@@@@的@@信号传输路径长度比较@@（ⓒ HANOL出版社@@）
在@@对系统级封装@@@@和@@系统级芯片@@的@@性能进行比较时@@，人们原本以为系统级芯片@@在@@单个芯片@@上实现@@，因而@@其电气特性会更优异@@。然而@@，随着芯片堆叠@@技术@@@@（如硅通孔@@技术@@@@）的@@发展@@，系统级封装@@@@的@@电气特性与系统级芯片@@旗鼓相当@@@@。图@@4对使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@和@@系统级封装@@@@的@@信号传输路径进行了比较@@。当@@信号从系统级芯片@@的@@一端传输到对角的@@另一端时@@，将@@系统级芯片@@分为@@9个部分并使@@用@@硅通孔@@@@技术@@进行堆叠时@@，传输路径会短得多@@。
图@@5：芯粒概念图@@@@
除了使@@用@@硅通孔@@@@堆叠的@@系统级封装@@@@因具备@@各种优势而成为焦点之外@@，近年来一种称为芯粒@@（Chiplets）的@@技术@@也受到了广泛关注@@。如图@@@@5所示@@，这种技术@@按照功能对现有逻辑芯片@@进行拆分@@，并通过硅通孔@@技术@@对它们进行连接@@。与单块芯片相比@@，芯粒拥有三大优势@@。
首先@@，芯粒的@@良率较单块芯片有所提高@@@@。当@@晶圆@@（Wafer）上芯片的@@尺寸较大时@@，则晶圆良率就会受到限制@@，而缩小芯片尺寸可提高@@晶圆良率@@，从而降低制造成本@@。例如@@，将@@一个直径为@@300毫米的@@晶圆切割为@@100或@@1000个芯片@@（裸片@@）。如果在@@晶圆加工过程中@@，由@@于@@晶圆正面平均分布着五种杂质而导致五个芯片@@出现缺陷@@，则切割为@@100个芯片@@的@@产品良率为@@95%，而切割为@@1000个芯片@@的@@产品良率则为@@99.5%。因此@@，包含裸片@@数量越多或@@芯片尺寸越小的@@产品@@，其良率越高@@。鉴于此@@，按照功能对芯片进行拆分@@，并将@@其作为系统级封装@@@@而非系统级芯片@@中的@@单个芯片@@@@，有助于提高@@成本效益@@。
第二个优势是开发流程得到简化@@。对于单个芯片@@而言@@，如需升级芯片功能或@@采用最新技术@@@@，则需重新开发整个芯片@@@@。然而@@，如果对芯片进行分割@@，则只需对具有相关功能的@@芯片进行升级或@@使@@用@@最新技术@@对其进行开发即可@@，因而@@可缩短开发周期@@，提高@@工艺效率@@。例如@@，可以针对一些分割芯片采用现有的@@@@20纳米@@（nm）技术@@，同时@@针对其他芯片采用最新的@@@@10纳米@@以下技术@@@@，以此提高@@开发效率@@。
第三个优势是可促进技术@@开发集中化@@。由@@于@@芯片按照功能进行划分@@，因而@@无需针对每个功能来开发相应的@@芯片@@。只需开发用于@@核心技术@@的@@芯片@@，而其他芯片则可以通过购买或@@外包获取@@，这样企业就可以专注于开发自己的@@核心技术@@@@。
鉴于这些@@优点@@，主要半导体厂商正在@@引入基于芯粒技术@@的@@半导体产品或@@将@@其纳入自身的@@发展@@路线图@@@@。
在@@上一篇文章中@@，我们介绍了各种传统封装@@和@@晶圆级封装@@技术@@@@，而本篇文章则对更多封装@@技术@@及@@其不同特点进行了综述@@。目前@@，堆叠封装@@@@和@@系统级封装@@@@技术@@已取得长足发展@@，半导体研究人员将@@继续致力于提高@@这些@@高质量技术@@的@@能力@@，在@@提高@@其功能的@@同时@@@@，尽量缩小其占用的@@空间@@@@。通过生产兼具尺寸@@、功能和@@性能优势的@@封装@@产品@@，封装@@工艺的@@效率有望得到进一步提升@@。
本文转载自@@：SK海力士@@