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如@@何在@@@@ 3DICC 中基于虚拟原型@@实现多芯片@@架构探索@@@@

judy — Tue, 21 Nov 2023 04:00:51 +0000

前言@@

Chiplet多芯片@@系统@@将@@多个@@裸芯片@@集成在@@单个@@封装@@中@@，这对于@@系统架构的@@设计@@@@来说增加了新的@@维度和@@复杂性@@，多芯片@@系统@@的@@设计@@@@贯穿着系统级协同设计@@分析@@方法@@。

在@@系统定义和@@规划时@@@@，虚拟原型@@可以@@用来分析@@架构设计@@决策可能产生的@@影响@@，将@@系统的@@功能@@性和@@非功能@@性要求转化为系统的@@物理硬件属性@@，包括@@裸片的@@目标工艺@@、面积@@大小以@@及@@@@不同组成芯片@@的@@组装要求等@@@@。根据不同的@@解决方案@@，选择@@不同的@@@@chiplets和@@堆叠@@架构@@，进行早期的@@分析@@驱动的@@架构探索@@和@@优化迭代@@，包括@@电气可靠性@@、散热@@、良率分析@@@@、应力分析@@等@@@@等@@@@。从而@@可以@@基于目标系统的@@指标定义@@，确定系统的@@瓶颈所在@@@@——性能@@、功耗@@、存储容量@@@@/带宽@@、面积@@/体积@@、成本以@@及@@@@上市时@@间等@@@@，逐步建立和@@完善各类分析@@模型@@，使得整个@@系统最终定型@@。

芯和@@半导体@@的@@@@3DIC Compiler（以@@下简称@@“3DICC”）设计@@平台@@，全面支持@@chiplet多芯片@@系统@@2.5D/3D集成设计@@和@@仿真@@。本文介绍如@@何在@@@@@@3DICC设计@@平台@@实现基于虚拟原型@@实现多芯片@@架构探索@@@@。整个@@流程包含@@chiplets虚拟原型@@和@@顶层创建@@@@、布局@@堆叠@@规划@@、Bump/TSV设计@@规划@@、PG网@@络@@规划和@@系统早期@@EMIR&Thermal分析@@等@@@@。

案例介绍@@

图@@1：多芯片@@系统@@3D架构探索@@、布局@@、分析@@和@@迭代@@

1. Chiplets虚拟原型@@和@@顶层创建@@@@

创建@@chiplets虚拟原型@@，包含长宽尺寸和@@信号接口@@规划@@。

图@@ 2 ：虚拟芯片@@原型创建@@@@

创建@@虚拟顶层网@@表@@，建立芯片@@间互连关系@@，包含多芯片@@系统@@的@@所有实例和@@互连@@，但不会产生用于生产制造的@@实际@@GDS。

图@@3：虚拟顶层网@@表创建@@@@

2. 布局@@堆叠@@规划@@

Chiplet多芯片@@系统@@架构和@@布局@@规划有诸多因素需要考量@@，如@@chiplets和@@IP选择@@、接口@@协议@@和@@类型@@、裸片是并排放置还是垂直堆叠@@等@@等@@@@，选择@@的@@确定取决于目标应用@@在@@功耗@@@@、性能@@、功能@@、成本和@@散热@@等@@方面的@@要求@@@@。

3DICC对于@@系统的@@架构布局@@支持多种芯片@@堆叠@@方式@@，如@@face-to-face、face-to-back等@@，在@@布局@@探索过程中@@，这些都可以@@从@@2D和@@3D的@@视图@@进行交互式设计@@@@，快捷直观@@。

图@@4：堆叠@@布局@@探索@@

3.Bump/TSV设计@@规划@@

在@@chiplets的@@架构探索@@和@@设计@@阶段@@，需要完成系统级@@Floorplan和@@各个@@层次的@@@@bump planning。

对于@@ubump、TSV、C4 bump的@@设计@@@@，3DICC支持多种规划方式@@，包括@@CSV、Excel表格以@@及@@@@图@@形界面阵列@@设计@@等@@@@，可以@@根据实际的@@设计@@@@条件和@@需求@@，选择@@适合的@@方式进行@@。例如@@@@：

Die1：已有@@Excel表格类型@@IO信息@@，导入@@文件自动创建@@@@。

图@@ 5：导入@@excel格式@@的@@@@bump map

Die2：已有@@CSV格式@@IO信息@@，导入@@文件自动创建@@@@。

图@@6：FanOut设计@@顶层创建@@@@

Die3：只有@@IO信号列表@@，可以@@设定区域和@@@@@@pattern创建@@，也可以@@由工具基于信号接口@@关系自动分布创建@@@@。

图@@7：设定区域和@@@@pattern创建@@bump阵列@@

图@@8：工具自动分布创建@@@@bump阵列@@

4.PG网@@络@@规划和@@系统早期@@EMIR&Thermal分析@@

3DICC可以@@快速建立不同类型和@@@@pattern的@@PG网@@络@@，用于支持原型阶段的@@@@EMIR和@@Thermal建模分析@@@@。这些结果为@@PG网@@络@@、bump/TSV阵列@@、芯片@@热功耗@@@@、芯片@@堆叠@@方式等@@设计@@选择@@确定提供了必要的@@数据支持@@，推进架构探索@@设计@@迭代优化@@。

图@@9：PG网@@络@@实现@@

图@@10：EMIR&Thermal分析@@示例@@

总结@@

与@@单片系统相比@@，chiplet多芯片@@系统@@在@@架构定义阶段@@，必须通过功能@@架构@@、物理架构的@@协同假设和@@优化@@，从整个@@系统的@@角度进行设计@@和@@验证@@，问题越早发现@@，就越有可能做出有影响力的@@改变来优化整个@@系统@@。通常来说@@，有价值的@@设计@@@@数据通常要到@@设计@@流程的@@后期才能获得@@，而@@借助虚拟原型@@技术@@@@，开发者可以@@更好地掌控功耗@@和@@性能@@@@，同时@@@@仍可以@@在@@设计@@过程中做出修正和@@优化@@，从而@@规划出系统的@@理想蓝图@@@@。

3DIC Compiler提供的@@基于虚拟原型@@实现多芯片@@架构探索@@@@，对于@@多芯片@@系统@@的@@可行性@@、可优化性和@@可实现性等@@方面提供了有效且高效的@@功能@@支持@@。

文章来源@@@@：芯和@@半导体@@

驱动云@@/边缘侧算力建设的@@高性能@@互联接口@@方案@@

judy — Fri, 22 Sep 2023 08:37:32 +0000

9月@@14-15日@@，2023全球@@AI芯片@@峰会@@（GACS 2023）在@@深圳正式举行@@。奎芯@@科技@@应邀出席大会@@，副总裁王晓阳发表主题为@@《驱动云@@/边缘侧算力建设的@@高性能@@互联接口@@方案@@》的@@演讲@@。在@@演讲中@@，王晓阳分享了@@AIGC产业算力需求引发的@@芯片@@互联趋势@@，并对算力芯片@@瓶颈进行了分析@@@@，提出了奎芯@@内存@@互联解决方案和@@@@Chiplet方案落地案例@@。

AIGC引爆的@@芯片@@互联趋势@@

最近@@几年@@@@AI模型快速发展@@@@，模型规模每年@@差不多@@10倍@@速度增长@@，当令人惊讶的@@@@1750亿参数的@@@@GPT3已成为过去式@@，迎来更大体量的@@万亿参数时@@代@@，AI系统算力需求也随之增加@@，几乎每季度翻倍@@增长@@。最近@@几年@@@@体系结构讨论最多的@@问题之一就是如@@何破解两堵墙@@@@：内存@@墙@@和@@@@I/O墙@@。多年@@来通过工艺进步@@，计算架构设计@@革新等@@方法@@，理论算力的@@增长速度是惊人的@@@@，但是内存@@带宽@@@@，互联带宽@@的@@增长却相对缓慢@@，造成了巨大的@@落差@@，最近@@业界也在@@尝试很多方法来缩小这些差距比如@@@@：增加缓存@@，多级缓存架构@@，堆叠@@缓存@@；尽量提高单节点算力减少互联的@@@@overhead；用高速的@@芯片@@互联和@@系统互联的@@@@SerDes做芯片@@互联等@@等@@@@。

英伟达@@GH200非常重点的@@强调@@HBM带宽@@，LPDDR容量@@，以@@及@@@@NVLINK的@@速度@@。AMD发布的@@@@MI300X对算力指标提都不提@@，只提内存@@容量@@@@@@、内存@@带宽@@以@@及@@@@互联带宽@@@@。因此可以@@看到@@在@@@@LLM的@@游戏规则下@@，内存@@容量@@@@、内存@@带宽@@以@@及@@@@互联带宽@@@@成了最核心的@@竞争力@@，而@@算力的@@重要性相对下降@@。

算力芯片@@瓶颈分析@@@@

目前@@主流@@AI大芯片@@采用@@@@HBM为主@@，它的@@价格相对其他内存@@要贵@@，但单位带宽@@成本较低@@。

HBM使用有诸多限制@@，其一是因为@@HBM的@@颗粒@@必须和@@@@SOC的@@Die要对齐@@，合封在@@一起@@，所以@@它是一个@@紧耦合的@@状态@@，会带来如@@下限制@@：在@@HBM数量方面@@，SoC与@@HBM必须保持贴合@@，导致@@HBM颗粒@@数量受限于芯片@@边缘长度@@；在@@热管理方面@@，DRAM的@@温度敏感性会限制@@SoC的@@工作频率@@，从而@@影响性能@@@@，而@@SoC与@@HBM之间的@@热交互对测试提出了更高的@@要求@@@@；在@@设计@@实施方面@@，HBM IP的@@布局@@和@@适配性相对不够灵活@@；另外@@，工艺限制要求@@SoC与@@HBM HOST IP必须采用@@相同的@@工艺制程@@；最后@@，需要注意的@@是@@SoC的@@面积@@占用问题@@，在@@12纳米工艺下每个@@@@HBM HOST IP大约占据@@30mm2，限制了计算单元的@@面积@@@@。

其二是主流@@HBM的@@应用@@还是以@@先进封装@@为主@@@@，包括@@Silicon interposer 或者@@Silicon Bridge等@@，也带来了不少限制@@：Interposer尺寸受限制@@，最大只能有@@3到@@4个@@曝光面积@@@@；2.5D封装@@的@@成本较高@@，与@@标准封装@@相比价格高出@@4倍@@，近@@期台积电的@@@@@@CoWoS单价上涨了@@20%；采用@@uBump作为连接点时@@@@，测试覆盖率有限@@，当封装@@中包含超过@@6个@@HBM和@@2个@@ASIC时@@，良率明显下降@@；最后@@，CoWoS产能有限@@，台积电的@@@@CoWoS产能紧缺@@，国内@@2.5D封装@@技术@@@@还不够成熟@@。

奎芯@@基于@@UCIe接口@@的@@@@HBM互联方案@@

针对这些问题@@，奎芯@@科技@@打造一站式解决方案@@—M2LINK，用于将@@@@HBM和@@SoC解耦@@。基本做法是利用@@一颗@@Chiplet将@@HBM接口@@协议@@转成@@UCIE接口@@协议@@，然后用@@RDL interposer 把@@Chiplet和@@HBM内存@@封装@@成一个@@标准模组@@@@@@，最后@@通过普通基板来和@@主@@SoC进行封装@@@@。这样主@@SoC和@@标准模组@@@@间距离预计可以@@拉远到@@@@2.5cm，克服了原先主@@SoC和@@HBM紧耦合和@@绑定的@@限制@@，同时@@@@也无需受限于先进封装@@的@@高成本和@@@@Si Interposer的@@有限尺寸@@。除此之外还有诸多好处@@，比如@@以@@@@UCIe IP取代@@HBM IP，节省了主芯片@@面积@@@@，主芯片@@成本降低@@；单位边长可以@@连接更多的@@@@HBM标准模组@@@@，内存@@容量@@@@和@@带宽@@都可以@@得到@@提升等@@等@@@@。

以@@目前@@主流@@芯片@@为例@@，SoC近@@HBM的@@边长为@@30mm的@@话@@，可以@@摆放@@6个@@HBM颗粒@@，利用@@M2LINK方案的@@话@@@@，双边共可以@@摆放@@@@8个@@HBM模组@@，同等@@大小的@@@@SoC可利用@@面积@@增大@@44%，内存@@容量@@@@带宽@@增加@@1/3, 最大封装@@面积@@可以@@增加一倍@@以@@上@@。

奎芯@@Chiplet落地解决方案@@

奎芯@@科技@@作为国内@@领先的@@互联@@IP产品及@@@@Chiplet产品供应商@@，国产自研内存@@及@@互联解决方案@@，奎芯@@LPDDR5X接口@@速率可达@@@@8533Mbps，业界领先@@。奎芯@@D2D接口@@则具有高速率@@、低功耗@@@@、低延迟等@@优势@@。而@@奎芯@@@@HBM接口@@可支持国产工艺@@ PHY+ Controller 全套方案@@，速率可达@@6.4Gbps。目前@@，奎芯@@已经有@@70件知识产权申请@@，以@@及@@@@16件荣誉奖项@@。

奎芯@@科技@@基于@@对于@@整个@@封装@@供应链的@@整合能力@@，目前@@和@@客户一起打造一款标准的@@带@@HBM3的@@2.5D全国产封装@@大芯片@@@@，将@@会提供包含@@HBM IP, interposer设计@@，2.5D封装@@的@@设计@@@@的@@完整@@的@@@@turn key solution。

同时@@@@，奎芯@@科技@@基于@@D2D（UCIe）解耦@@SoC和@@HBM HOST的@@思路不仅适用于云端训练和@@推理的@@大算力芯片@@@@，在@@端侧已经有具体实践的@@案例@@，目前@@在@@给客户打造的@@是一款低功耗@@@@计算产品的@@@@IO die。对于@@此场景@@，客户希望计算部分用最先进的@@制程@@，考虑到@@昂贵的@@成本@@，客户还是希望解耦@@内存@@接口@@放到@@成熟工艺上实现@@，因此我们给客户打造一颗包含@@ LPDDR host 的@@完整@@IO die, 实现内存@@接口@@解耦@@@@，降低成本@@，为客户未来产品升级增加灵活性@@。

奎芯@@科技@@致力于建立开放生态的@@一站式@@Chiplet服务平台@@，提供接口@@@@IP，Chiplet，系统设计@@和@@先进封装@@设计@@等@@服务@@，配套强大的@@供应链资源及@@高效的@@系统整合服务@@，为客户提供完整的@@一站式解决方案@@。

来源@@：奎芯@@科技@@

华邦电子@@加入@@@@UCIe产业联盟@@，支持标准化高性能@@@@chiplet接口@@

judy — Wed, 15 Feb 2023 06:26:02 +0000

全球@@半导体存储解决方案领导厂商华邦电子@@今日@@宣布正式加入@@@@UCIe™（Universal Chiplet Interconnect Express™）产业联盟@@。结合自身丰富的@@先进封装@@@@（2.5D/3D）经验@@，华邦将@@积极参与@@@@UCIe产业联盟@@，助力高性能@@@@chiplet接口@@标准的@@推广与@@普及@@@@。

UCIe产业联盟@@联合了诸多领先企业@@，致力于推广@@UCIe开放标准@@，以@@实现封装@@内芯粒间@@（chiplet）的@@互连@@，构建一个@@开放的@@@@chiplet生态系统@@，同时@@@@也将@@有助于@@2.5D/3D先进封装@@产品的@@开发@@。

随着@@5G、新能源汽车和@@高速运算等@@技术@@的@@飞速增长@@，业界对芯片@@制程与@@封装@@技术@@@@的@@要求@@日@@益严格@@。如@@今@@，2.5D/3D多芯片@@封装@@可实现芯片@@性能@@@@、能效和@@小型化的@@指数级提升@@，已经成为行业聚焦的@@主流趋势@@。作为高性能@@内存@@芯片@@的@@行业领导者@@，华邦的@@创新产品@@CUBE: 3D TSV DRAM可提供极高带宽@@低功耗@@@@@@，确保@@2.5D/3D 多芯片@@封装@@的@@能效@@，并且为客户提供优质的@@定制化内存@@解决方案@@。

加入@@UCIe联盟后@@，华邦可协助系统单芯片@@客户@@（SoC）设计@@与@@@@2.5D/3D后段工艺@@（BEOL, back-end-of-life）封装@@连结@@。UCIe 1.0规范通过采用@@高带宽@@内存@@接口@@来提供完整且标准化的@@芯片@@间互连环境@@，促进@@SoC到@@内存@@之间的@@互连@@升级@@，以@@实现低延迟@@、低功耗@@@@和@@高性能@@@@。总体而@@言@@，标准化将@@助力加速推出高性能@@产品@@，为设备制造商和@@终端用户带来更高价值与@@收益@@，从而@@推动先进多芯片@@引擎的@@市场增长@@。

不仅如@@此@@，加入@@UCIe联盟后@@，华邦提供@@3DCaaS（3D CUBE as a Service）一站式服务平台@@@@，为客户提供领先的@@标准化产品解决方案@@。通过此平台@@，客户不仅可以@@获得@@3D TSV DRAM（又名@@CUBE）KGD内存@@芯片@@和@@针对多芯片@@设备优化的@@@@2.5D/3D 后段工艺@@（采用@@CoW/WoW技术@@），还可获取由华邦的@@平台合作伙伴提供的@@技术@@@@咨询服务@@。这意味着客户可轻松获得完整且全面的@@@@CUBE产品支持@@，并享受@@Silicon-Cap、interposer等@@技术@@的@@附加服务@@。

华邦电子@@DRAM产品事业群副总范祥云表示@@：“2.5D/3D封装@@技术@@@@可进一步提升芯片@@性能@@并满足前沿数字服务的@@严格要求@@，而@@随着@@@@UCIe规范的@@普及@@@@，我们相信这项技术@@将@@在@@云端到@@边缘端的@@人工智能应用@@中充分发挥潜力@@，扮演更加重要的@@角色@@。”

UCIe联盟主席@@Debendra Das Sharma博士表示@@：“作为全球@@内存@@解决方案的@@知名供应商@@，华邦电子@@在@@@@3D DRAM领域拥有坚实的@@专业知识@@，因此我们十分欢迎华邦的@@加入@@@@，并期待华邦为进一步发展@@@@UCIe生态做出贡献@@。”

欲了解更多信息@@@@，请访问华邦电子@@官网@@@@：www.winbond.com

关于华邦@@

华邦电子@@为全球@@半导体存储解决方案领导厂商@@，主要业务包含产品设计@@@@、技术@@研发@@、晶圆制造@@、营销及@@售后服务@@，致力于提供客户全方位的@@利基型内存@@解决方案@@。华邦电子@@产品包含利基型动态随机存取内存@@@@、行动内存@@@@、编码型闪存和@@@@TrustME® 安全闪存@@，广泛应用@@在@@通讯@@、消费性电子@@、工业用以@@及@@@@车用电子@@、计算机周边等@@领域@@。华邦总部位于中国台湾中部科学园区@@，在@@美国@@、日@@本@@、以@@色列@@、中国大陆及@@香港地区@@、德国等@@地均设有子公司及@@服务据点@@。华邦在@@中科设有一座@@12寸晶圆厂@@，目前@@并于南科高雄园区兴建新厂@@，未来将@@持续导入@@自行开发的@@制程技术@@@@，提供合作伙伴高质量的@@内存@@产品@@。

聚焦小芯片@@@@@@Chiplet集成的@@@@2.5D/3D IC 封装@@技术@@@@

judy — Thu, 25 Aug 2022 03:08:08 +0000

本文转载自@@： ASE日@@月@@光微信公众号@@

日@@月@@光集团研发中心李长祺处长日@@前在@@世界半导体大会的@@先进封装@@创新技术@@论坛上分享小芯片@@@@集成的@@@@@@2.5D/3D IC封装@@技术@@@@，李处长表示@@, 全球@@数据总量在@@@@2025年@@将@@达到@@@@175ZB，大数据处理过程与@@传输及@@时@@化日@@趋重要@@。系统整合把@@传输的@@距离缩短@@，有效提升传输速率及@@能量效率@@。随着@@硅光子@@学@@(Silicon Photonics)发展@@，光的@@传输频宽级效率也变得越来越高@@，把@@光整合至封装@@形态是未来重要的@@发展@@趋势@@@@。

李处长也强调@@，系统整合与@@@@SoC分拆是驱动先进封装@@与@@小芯片@@@@@@Chiplet集成的@@@@关键因素@@，在@@系统整合中@@，内存@@、电源与@@光学整合是主要的@@发展@@机会@@，SoC分拆中@@I/O分拆与@@@@SRAM分拆最为重要@@。小芯片@@@@Chiplet集成技术@@中细间距互连@@、大规模整合@@、电力传输以@@及@@@@散热@@等@@都是未来主要发展@@方向@@。

2.5D/3D IC封装@@特性与@@异质整合@@

异质整合需要通过先进封装@@提升系统性能@@@@，以@@2.5D/3D IC封装@@为例@@，可提供用于存储器与@@小芯片@@@@集成的@@@@高密度互连@@，例如@@@@提供@@Sub-micron的@@线宽与@@线距@@，或五层的@@互连@@@@，是良好的@@@@Interposer(中介层@@)。此外可通过@@DTC Interposer与@@IPD/Si Cap技术@@完成电源集成@@@@，通过高带宽@@非封装@@互连提供高性能@@的@@长距离资料传输@@。日@@月@@光目前@@与@@合作伙伴正在@@合作开发@@Optical Chiplet与@@Optical Interposer的@@技术@@@@，为进一步小型化提供可靠的@@解决方案@@。

内存@@集成发展@@趋势@@@@

内存@@频宽的@@需求越来越高@@，高频宽内存@@的@@集成发展@@成为关键竞争力@@。内存@@集成未来主要发展@@趋势@@有两种@@，一种是整合@@HBM3提高频宽@@，另一种是做@@3D整合及@@堆叠@@@@，如@@SRAM堆叠@@及@@@@DRAM堆叠@@。日@@月@@光率先在@@@@2015年@@量产@@HBM1整合的@@封装@@@@，2017年@@HBM2也顺利量产@@，在@@2021年@@量产@@HBM2E，目前@@正朝着@@3D整合方向发展@@@@。

电源集成@@Si Cap发展@@趋势@@

随着@@电源功率越来越高@@，电容密度的@@要求@@也同步提高@@，因此电容整合的@@重要性尤为突出@@。日@@月@@光正在@@与@@合作伙伴共同开发不同的@@电容技术@@@@，例如@@@@应用@@在@@@@Si Cap及@@DTC Interposer上沟槽电容器@@(Trench Capacitor)以@@及@@@@电容密度更高的@@堆叠@@电容器@@(Stacked Capacitor)，以@@满足越来越高的@@电容密度需求@@。

光学集成发展@@趋势@@@@

频宽与@@能量效率问题是未来电的@@长距离传输主要瓶颈@@，因此光学整合成为重点发展@@趋势@@之一@@。目前@@日@@月@@光与@@合作伙伴开发两种不同的@@光整合技术@@@@，第一个@@是光学小芯片@@@@@@Chiplet技术@@，应用@@2.5D 硅中介层@@@@(Silicon Interposer)整合光学小芯片@@@@@@Chiplet以@@及@@@@SoC技术@@，以@@满足最高的@@能量效率与@@最高的@@频宽@@，如@@应用@@于高速运算光学@@I/O的@@要求@@。另一个@@发展@@趋势@@是基于@@3D整合的@@光学中介层@@@@(Optical Interposer)技术@@，即电子@@IC在@@上面@@，光子@@IC在@@下面@@，这种整合方式可提供更高的@@频宽级能量效率的@@需求@@，可应用@@于网@@络@@交换机@@。

日@@月@@光持续开发不同的@@先进封装@@如@@扇出型封装@@@@Fan Out形态的@@@@ FOCoS、2.5D/3D IC封装@@、混合键合@@Hybrid Bonding技术@@等@@@@，与@@产业链合作伙伴们共同研发合作@@，以@@满足系统整合及@@小芯片@@@@@@Chiplet集成发展@@要求@@。