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未来的@@晶体管@@@@，新进展@@

judy — Tue, 20 Jun 2023 07:31:32 +0000

文章来源@@@@：内容来自@@半导体行业观察@@@@@@（ID：icbank）综合@@，谢谢@@。

CEA -Leti和@@英特尔今天@@@@宣布了一项联合研究项目@@，旨在@@开@@发@@ 300 毫米晶圆上@@二维@@过渡金属@@二硫化物@@@@ (2D TMD) 的@@层转移技术@@@@，目标是@@将@@摩尔@@定律@@扩展到@@@@ 2030 年@@以后@@。

二维@@层状半导体@@，例如@@@@基于@@钼和@@钨的@@@@ TMD，有@@望扩展摩尔@@定律@@并确保@@ MOSFET 晶体管@@的@@最终缩放@@，因为@@ 2D-FET 提供了固有@@的@@亚@@@@ 1nm 晶体管@@沟道@@厚度@@。由@@于@@@@其良好的@@载流子传输和@@移动性@@，即@@使对@@于@@@@原子级薄层@@，它们也适用于@@@@高@@性能@@和@@低功耗平台@@。此外@@，它们的@@器件@@主体厚度和@@适度的@@能带隙导致@@增强的@@静电控制@@，从@@而@@导致@@@@低断态电流@@。

这些特性将@@@@ 2D-FET 堆叠纳米@@片@@器件@@定位@@为@@ 2030 年@@后晶体管@@缩放的@@有@@前途的@@解决方案@@，这将@@需要@@高@@质量的@@@@ 2D 通道@@生长@@@@、适应性转移和@@稳健的@@工艺模块@@@@@@。为此@@，这个@@多年@@期项目将@@开@@发一种可行的@@层转移技术@@@@@@，将@@高@@质量二维@@材料@@@@@@（生长@@在@@@@ 300 毫米首选基板@@上@@@@）转移到@@另一个@@用于@@@@晶体管@@工艺集成@@的@@器件@@基板@@@@。英特尔为该@@项目带来了数十年@@的@@@@研发和@@制造专业知识@@，CEA-Leti 还提供了键合和@@传输层专业知识以及@@大规模表征@@。

英特尔技术@@开@@发高@@级@@研究员兼英特尔欧洲研究总监@@ Robert Chau 表示@@：“随着我们不懈地推动摩尔@@定律@@@@，2D TMD 材料@@是@@一种很有@@前途的@@选择@@，可以在@@未来扩展晶体管@@的@@缩放极限@@。” “该@@研究计划的@@重点是@@开@@发一种可行的@@基于@@@@ 2D TMD 的@@ 300mm 技术@@，用于@@@@未来的@@摩尔@@定律@@晶体管@@缩放@@。”

英特尔将@@其在@@半导体和@@封装研究与@@技术@@方面的@@实力和@@专业知识与@@欧洲合作伙伴合作@@，以开@@发摩尔@@定律@@创新并推动欧洲的@@@@微电子技术@@发展@@。2022 年@@，Chau 从@@美国调往欧洲@@，领导英特尔欧洲研究院@@，并与@@欧洲大陆的@@合作伙伴一起推动英特尔的@@@@研发@@。英特尔和@@@@ CEA-Leti 在@@半导体设计@@@@、工艺和@@封装技术@@方面有@@着长期的@@密切合作@@。

最近@@，他们宣布在@@@@ 2022 年@@ 6 月@@使用自@@组装工艺实现未来芯片集成@@的@@新型@@芯片到@@晶圆键合技术@@的@@研究取得突破@@。Chau 于@@ 6 月@@ 16 日访问了@@ CEA-Leti 的@@格勒诺布尔总部@@，以强调其重要性他们的@@合作和@@项目的@@启动@@，一直是@@两个@@实体之间多年@@研究合作的@@有@@力支持@@者@@。

CEA-Leti 首席执行官@@ Sebastien Dauvé 表示@@，行业路线图@@表明@@，二维@@材料@@@@将@@集成@@到@@未来的@@微电子设备@@中@@@@，而@@ 300 毫米晶圆的@@转移能力将@@是@@这种@@集成@@的@@关@@键@@。

“由@@于@@@@其超过@@@@ 700°C 的@@高@@生长@@温度和@@在@@首选基板@@上@@的@@高@@质量生长@@@@，很难堆叠@@ 2D 材料@@，很难像通常的@@薄层一样沉积在@@堆叠上@@@@。因此@@，转移最有@@希望将@@它们集成@@到@@未来的@@设备@@中@@@@，而@@ CEA-Leti 在@@这方面的@@优势在@@于@@其在@@转移开@@发和@@表征方面的@@专业知识和@@技术@@诀窍@@，”Dauvé 说@@。

除了二维@@晶体管@@外@@，CFET 晶体管@@也是@@@@大家关@@注的@@一个@@方向@@@@，imec也在@@其上@@取得了新进展@@@@。

迈向@@单片@@@@ CFET 晶体管@@

imec 主要技术@@成员@@ Hans Mertens表示@@：“今天@@@@，半导体行业正处于@@从@@@@ FinFET 到@@ Nanosheet 的@@过渡期@@，Nanosheet 是@@一种器件@@架构@@，将@@通过多代@@逻辑技术@@扩展路线图@@@@。在@@此过程中@@@@，我们可能会介绍@@ Forksheet，这是@@@@imec几年@@前提出@@的@@一种先进的@@纳米@@片@@架构@@，它减少了相邻器件@@之间的@@间隔@@，与@@传统的@@纳米@@片@@相比@@@@，提供了缩放和@@性能优势@@。到@@本世纪末@@，imec预计@@ complementary FET (CFET) 将@@进入路线图@@@@。在@@该@@器件@@架构中@@@@，n- 和@@ pMOS 器件@@相互堆叠@@，首次从@@标准单元高@@度考虑中@@消除了@@ np 分离@@。当@@辅以先进的@@技术@@来接触晶体管@@时@@@@，CFET允许逐渐推动@@track高@@度从@@@@5T走向@@@@4T，有@@效地大幅缩小标准单元尺寸@@。

从@@工艺的@@角度来看@@，由@@于@@@@ nMOS-pMOS 垂直堆叠结构@@@@，CFET 制造具有@@@@挑战性@@，我们正处于@@寻路的@@早期阶段@@@@。已经提出@@了几种@@ CFET，包括单片@@@@（monolithic ）和@@顺序@@（sequential ）工艺流程@@。在@@顺序工艺流程@@中@@@@，顶层器件@@在@@底层器件@@顶部@@通过晶圆键合转移覆盖半导体层后按顺序进行处理@@。相反@@，单片@@集成@@涉及在@@单个@@基板@@上@@构建垂直设备@@架构@@。”

单片@@ CFET：引入@@ CFET 的@@最快途径@@

imec 技术@@人员主要成员@@ Anne Vandooren 表示@@：“在@@我们的@@逻辑计划中@@@@，imec 及其合作伙伴专注于@@单片@@@@ CFET 集成@@，因为@@与@@现有@@的@@纳米@@片@@型@@工艺流程@@相比@@@@，这种@@集成@@方案的@@破坏性最小@@。因此@@，它被认为是@@在@@行业相关@@维度上@@引入@@@@ CFET 的@@最快途径@@。尽管如@@此@@，制造这两种器件@@的@@层的@@垂直堆叠推动了对@@高@@纵横比图@@案化@@、材料@@的@@选择性沉积和@@去除以及@@高@@质量@@（epi-）膜沉积的@@需求@@。此外@@，还需要@@引入@@一些@@ CFET 专用工艺模块@@@@，以实现横截面的@@栅极@@和@@接触部分的@@垂直隔离@@。

我们通过将@@单片@@@@ CFET 集成@@挑战划分为不同的@@子项目来应对@@这些挑战@@，并逐渐增加集成@@复杂性@@。每@@个@@子项目都建立在@@不同的@@测试工具上@@@@。我们首先关@@注单极单片@@@@ CFET，n 和@@ p 顶部@@和@@底部@@器件@@在@@不同晶圆上@@加工@@。其他测试车辆将@@在@@同一晶圆上@@加工单片@@@@ CMOS CFET 器件@@。它们的@@主要区别在@@于@@@@ CFET 器件@@的@@接触方式@@，最终致力于@@实现先进的@@中@@线@@ (MOL) 和@@背面连接选项@@。对@@于@@@@每@@个@@@@test vehicles，我们探索了各种工艺和@@集成@@选项@@，权衡功率性能区域收益与@@复杂性@@。在@@每@@辆车上@@获得的@@知识将@@转移到@@下一辆车上@@@@。”

48nm 栅极@@间距@@的@@单极单片@@@@ CFET 演示@@

Hans Mertens：“在@@ VLSI 2020 上@@，imec 率先在@@@@ 300mm 晶圆上@@展示@@了单片@@@@ CFET 器件@@，尽管采用@@的@@是@@@@ 90nm 的@@‘relaxed’栅极@@间距@@（即@@接触多晶@@硅间距@@ (CPP)）。在@@ VLSI 2023 上@@，imec 展示了通过单片@@集成@@以行业相关@@的@@@@ 48nm 栅极@@间距@@构建的@@单极@@ CFET 器件@@。该@@作品入选@@ 2023 VLSI 技术@@研讨会亮点环节@@。我们的@@功能器件@@分别为@@ n- 和@@ pMOS 的@@底部@@和@@@@顶部@@器件@@显示出出色的@@开@@关@@特性@@。我们目前@@正在@@探索以更小的@@栅极@@间距@@进行单极单片@@@@ CFET 集成@@。

(a)底部@@ pFET 和@@ (b) 顶部@@ nFET (LG,PHYS=27nm)（在@@ VLSI 2023 上@@展示@@）的@@工艺结束横截面图@@像@@。

在@@此演示@@中@@@@，评估了底部@@或@@顶部@@器件@@的@@源极@@@@-漏极@@外延@@结构@@@@（源极@@-漏极@@外延@@）和@@源极@@@@-漏极@@接触@@。此外@@，为了限制纵横比并加快开@@发速度@@，结构@@的@@活性部分仅限于@@底部@@的@@一个@@纳米@@片@@和@@顶部@@器件@@的@@一个@@@@。然而@@@@，这项工作的@@意义在@@于@@表明@@，在@@顶层和@@底层之间的@@垂直间距仅为@@ 30 纳米@@的@@情况下@@，我们找到@@了一种独立接触顶层和@@底层设备@@的@@方法@@。它是@@在@@缩放维度上@@进行高@@级@@@@ CFET 集成@@的@@垫脚石@@。”

单片@@ CMOS CFET：具有@@@@挑战性的@@工艺步骤和@@模块@@@@

imec 科学@@总监@@ Steven Demuynck：“此外@@，我们继续努力实现单片@@@@ CMOS CFET 器件@@演示@@@@，这是@@@@ imec 的@@一个@@战略项目@@，通过与@@我们的@@合作伙伴的@@密切合作实现@@。与@@单极@@ CFET 器件@@不同@@，堆叠式@@ p 底部@@和@@@@ n 顶部@@器件@@现在@@将@@在@@同一晶圆上@@实现并独立接触@@。此外@@，集成@@流程应允许区分共享公共栅极@@的@@两个@@器件@@上@@的@@阈值@@@@电压@@ (Vt) 设置@@——所有@@器件@@均采用@@行业相关@@的@@@@ 50nm 栅极@@间距@@。这种@@垂直架构具有@@@@重大意义@@。它不仅需要@@开@@发三个@@新的@@@@@@、特定于@@@@ CFET 的@@工艺模块@@@@，还需要@@调整工艺流程@@中@@的@@其他模块@@以适应这些特定于@@@@@@ CFET 的@@模块@@的@@存在@@@@。

第@@一个@@特定于@@@@@@ CFET 的@@工艺模块@@@@，我们称为@@中@@间电介质@@隔离@@ (MDI：middle dielectric isolation)，源于@@在@@顶部@@和@@底部@@栅极@@之间创建垂直电介质@@隔离以区分顶部@@和@@底部@@器件@@之间的@@@@ Vt 设置@@的@@需要@@@@。为实现这一点@@，我们的@@团队提出@@了一个@@从@@一开@@始就影响工艺流程@@的@@独特解决方案@@：为创建@@ CFET 的@@有@@源部分而@@形成的@@@@ Si/SiGe 叠层转变为@@更高@@@@的@@@@ Si/SiGe1/SiGe2 多层叠层@@，具有@@@@更高@@@@的@@@@SiGe2 的@@ Ge% 高@@于@@@@ SiGe1。当@@牺牲@@ SiGe1 层被设置@@@@ Vt 的@@功函数金属@@取代@@时@@@@，富含@@ Ge 的@@牺牲层被转化为@@ MDI 电介质@@，在@@栅极@@内形成@@ np WF 金属@@分离@@@@。该@@堆栈允许在@@堆栈中@@的@@@@ Ge 缺陷层上@@形成内部间隔物@@——这是@@@@一个@@关@@键的@@纳米@@片@@特定特征@@，可将@@栅极@@与@@@@源极@@@@-漏极@@隔离@@。寻找最有@@效的@@方法来共同集成@@底部@@源漏@@、新的@@@@ MDI 模块@@和@@内部垫片@@，在@@这种@@紧密间距和@@高@@纵横比几何形状下@@，是@@我们目前@@研发工作的@@重点@@。

顶部@@和@@底部@@器件@@的@@源极@@@@-漏极@@接触@@金属@@之间需要@@第@@二个@@垂直隔离@@。探索了各种选项来构建和@@隔离底部@@和@@@@顶部@@触点@@——在@@两个@@高@@栅极@@之间的@@深处@@——并随后路由@@底部@@和@@@@顶部@@晶体管@@@@。在@@ VLSI 2023 上@@共享了一个@@形态学概念验证流程@@，展示了制造堆叠式@@@@ MOL 的@@能力@@。

最后@@，在@@底部@@器件@@上@@生长@@源漏外延时@@@@，我们需要@@封装顶部@@通道@@@@。这将@@有@@效地在@@底部@@和@@@@顶部@@器件@@上@@实现不同掺杂的@@外延生长@@@@。”

从@@背面连接@@ CFET 器件@@

Anne Vandooren：“从@@长远来看@@，我们正在@@探索先进的@@集成@@选项@@，以从@@背面连接@@有@@源设备@@@@。这些发展是@@由@@进一步降低标准单元高@@度和@@避免晶圆正面后端生产线中@@的@@布线拥塞的@@需求推动的@@@@。

背面接触引入@@了额外的@@工艺步骤@@，包括晶圆键合和@@从@@背面减薄基板@@@@。这些步骤挑战了非常紧密的@@覆盖层@@，以将@@背面层与@@正面已经存在@@的@@小特征对@@齐@@。这更具挑战性@@，因为@@在@@键合过程中@@会发生晶圆变形@@，需要@@使用特定的@@光刻覆盖校正方法@@。此外@@，还需要@@一个@@额外的@@工艺模块@@@@来在@@背面金属@@@@ 1 和@@ CFET 器件@@的@@活性纳米@@片@@部分之间提供适当@@的@@隔离@@。”

CFET 支持@@：行业协作努力@@

Steven Demuynck：“自@@从@@我们开@@始@@ CFET 开@@发以来@@，我们发现与@@设备@@供应商的@@合作强度有@@所增加@@。一方面@@，这些供应商希望参与@@到@@开@@发的@@早期阶段@@@@，以便能够确定他们的@@工具@@、流程和@@材料@@在@@该@@路线图@@中@@的@@位@@置@@。他们还想了解这些需要@@运行的@@环境@@，以了解流程中@@上@@游和@@下游的@@交互@@。Imec 在@@为这些公司提供具有@@@@@@ CFET 相关@@拓扑和@@几何形状的@@晶圆方面发挥着关@@键作用@@。在@@ IDM 开@@始开@@发之前@@，他们通常不容易获得此类材料@@@@。另一方面@@@@，这些合作也为@@ imec 带来了好处@@。与@@我们的@@工具供应商的@@合作有@@助于@@我们利用@@合作伙伴的@@最先进功能@@。

与@@此同时@@@@@@，我们的@@逻辑核心合作伙伴有@@兴趣通过评估各种流程风格来确定我们遇到@@的@@关@@键挑战和@@潜在@@障碍@@。在@@早期阶段@@了解硬件和@@流程支持@@什么@@，可以让他们在@@开@@始自@@己的@@研发工作时@@抢先一步@@。”

参考文献@@
https://www.hpcwire.com/off-the-wire/cea-leti-and-intel-to-develop-2d-tm...
https://www.imec-int.com/en/articles/towards-process-flow-monolithic-cfe...

晶体管@@

晶体管@@的@@第@@一个@@@@76年@@：变小了@@，却变大了@@？

judy — Mon, 19 Jun 2023 06:45:34 +0000

本文转载自@@@@：新思科技@@微信公众号@@@@

1947年@@，当@@John Bardeen、Walter Brattain和@@William Shockley成功制造出了世界上@@第@@一个@@能正常工作的@@晶体管@@时@@@@，他们未曾想到@@@@，晶体管@@如@@今@@会成为电子产品@@的@@最重要组成部分@@。晶体管@@被誉为@@20世纪最伟大的@@发明@@之一@@，它改进了真空管在@@功耗和@@尺寸方面的@@缺陷@@，为电子设备@@的@@发展@@奠定了基础@@，也为人们带来了便捷高@@效的@@数字化生活@@。

晶体管@@从@@发明@@到@@现在@@已经过去了@@76年@@。毫无疑问@@，76年@@的@@@@时@@间@@对@@于@@@@普通人而@@言是@@一个@@巨大的@@跨越@@，我们可能已经无法想象出没有@@晶体管@@的@@世界是@@什么样子了@@。76年@@来@@，无数工程师和@@开@@发者们前赴后继@@，在@@一次又一次的@@颠覆式创新中@@重塑晶体管@@的@@结构@@@@和@@应用@@。如@@今@@，智能手机的@@处理器@@集成@@平均@@100亿@@个@@@@晶体管@@@@@@，想必已经远远超乎@@Bardeen、Brattain和@@Shockley的@@想象@@。

本文将@@回顾晶体管@@的@@历史@@，探讨其未来的@@发展@@方向@@@@，并分析晶体管@@基本结构@@的@@更新换代@@@@，以及@@最新的@@@@@@Multi-Die系统@@的@@应用@@前景@@。

1. 晶体管@@的@@发明@@灵感从@@何而@@来@@？

从@@第@@一个@@点接触型@@晶体管@@@@（图@@1）出现@@后@@，晶体管@@已经取得了长足的@@进步@@。但@@在@@@@晶体管@@诞生之前@@，电子的@@发现和@@真空管的@@发明@@已经成为了电子技术@@发展的@@里程碑@@。

图@@1：点接触型@@晶体管@@示意图@@@@@@@@

电子比真空管的@@出现@@早@@10年@@，又过了@@40年@@晶体管@@才诞生@@。真空管可在@@@@“开@@”和@@“关@@”状态之间切换电信号@@或@@电源@@（类似于@@继电器@@）并放大信号@@@@，有@@效控制电路中@@电子的@@流动@@@@，为数字设计@@和@@模拟@@设计@@奠定了基础@@。

真空管有@@一个@@玻璃管@@，里面有@@一根金属@@灯丝@@，很像电灯泡@@。它开@@启@@了电子产品@@的@@新纪元@@，推动了台式收音机和@@早期计算机的@@出现@@@@，但@@这些设备@@都存在@@体积大@@、功耗高@@的@@缺点@@@@。晶体管@@由@@一小块矩形半导体材料@@@@（硅或@@锗@@）制成@@，有@@助于@@大幅降低现有@@设计@@的@@功耗@@，并构建更庞大@@、更复杂的@@系统@@@@。

十年@@后@@，可排布多个@@晶体管@@@@和@@其他电子@@188足彩外围@@app 的@@集成@@电路@@（IC）出现@@，成为推动晶体管@@普及的@@核心驱动力@@。1969年@@人类首次成功登月@@@@，阿波罗@@11号航天@@器登月@@舱和@@两台指挥计算机中@@嵌入的@@@@IC功不可没@@，这是@@@@使用真空管无法实现的@@壮举@@。

2. 满足新兴的@@应用@@需求@@

应用在@@尺寸@@、性能和@@功耗方面不断产生新的@@@@需求@@，推动晶体管@@不断发展@@。如@@今@@，复杂架构系统@@中@@集成@@了数十亿@@个@@@@晶体管@@@@@@@@，电子设备@@因此@@得以实现微型@@化@@，开@@发者可以打造更高@@@@效可靠的@@设备@@@@。

图@@2：CMOS晶体管@@示意图@@@@@@

应用的@@发展@@经历了三个@@阶段@@@@，这也影响着晶体管@@过去几十年@@的@@@@发展@@历程@@。

第@@一阶段@@是@@缩小通信和@@计算设备@@的@@尺寸@@，例如@@@@小型@@收音机或@@计算机@@，就像阿波罗@@@@11号所用的@@计算机@@。随着个@@人计算机的@@不断普及@@，应用的@@发展@@进入第@@二阶段@@@@，即@@提升应用本身的@@能力@@@@：利用@@计算机等功能强大的@@创新设备@@执行新的@@@@功能@@，例如@@@@用计算机写文档或@@玩游戏@@。这一思路也推动了@@IC的@@发展@@。

到@@了第@@三阶段@@@@，IC和@@晶体管@@开@@始用于@@@@移动电话@@、数码相机@@、音乐播放器以及@@集成@@了所有@@这些功能的@@智能手机@@。这是@@@@一个@@划时@@代@@的@@突破@@，堪比@@2007年@@的@@@@MacWorld Expo，当@@时@@史蒂夫@@·乔布斯发布了史上@@第@@一款@@iPhone，将@@手机@@、PC和@@iPod的@@功能融为一体@@。

3. 转向@@@@Multi-Die系统@@

1960年@@代@@后@@，IC通常使用传统的@@平面@@结构@@来设计@@数字电路@@。之后几十年@@@@，IC逐步向@@更新的@@@@结构@@@@过渡@@：2011年@@，FinFET（鳍式场效@@）晶体管@@（图@@3）面世了@@；预计@@到@@@@2024年@@，更加优化的@@@@GAA（全环绕栅极@@@@）晶体管@@将@@成为技术@@推进的@@主流@@。它着重于@@于@@克服鳍式结构@@的@@表面粗糙所带来的@@技术@@限制@@。

图@@3：英特尔从@@@@32纳米@@平面@@晶体管@@@@（左@@）过渡到@@@@22纳米@@的@@三栅极@@@@FinFET晶体管@@（右@@）

除了缩小晶体管@@尺寸@@、提高@@晶体管@@密度@@外@@，开@@发者还致力于@@开@@发新材料@@@@、优化设备@@的@@功耗并提升计算速度@@。

单个@@芯片能容纳的@@晶体管@@数量@@是@@有@@限的@@@@，制造商已经接近这一物理极限@@，未来的@@芯片将@@在@@单个@@封装中@@集成@@多个@@小芯片@@，在@@某些情况下将@@采用@@垂直堆叠@@。虽然部分晶体管@@可以使用@@GAA技术@@设计@@@@，但@@有@@些晶体管@@仍需采用@@平面@@架构@@，以便嵌入@@1D或@@2D设备@@。

Multi-Die系统@@帮助开@@发者扩展系统@@功能@@，已成为半导体行业的@@主流@@，这让开@@发团队拥有@@了更多工具@@，更有@@机会实现简化的@@@@3D集成@@。

未来的@@晶体管@@@@将@@趋向@@高@@度专用化@@，这也为团队带来了机遇和@@挑战@@。不仅需要@@确保系统@@能容纳不同类型@@@@的@@晶体管@@@@，也要确保系统@@可以高@@效运行@@。其关@@键在@@于@@采用@@以系统@@为中@@心的@@设计@@思维@@，自@@下而@@上@@地建构式设计@@晶体管@@@@。

4. 从@@VR头盔到@@飞行器@@：下一波会是@@什么@@？

电路开@@发者期望尽量少选择不同特定类型@@的@@晶体管@@@@。然而@@@@，无论在@@芯片级还是@@系统@@级的@@应用@@中@@@@，未来的@@晶体管@@@@的@@选择都将@@由@@专用领域和@@特定材料@@来决定@@。

在@@这样的@@背景下@@，摩尔@@定律@@如@@何@@“续命@@”？新思科技@@认为@@，摩尔@@定律@@仍将@@延续@@，但@@我们需要@@重新定义@@“晶体管@@密度@@”。

例如@@@@，我们是@@否还需要@@考虑单位@@面积或@@单位@@计算方式的@@晶体管@@数量@@@@？鉴于@@单位@@计算方式已经将@@三维体积和@@最大横截面考虑在@@内@@，随着晶体管@@的@@尺寸不断缩小@@，这或@@将@@成为衡量晶体管@@性能和@@速度的@@更好指标@@。

如@@今@@的@@应用@@致力于@@扩展人类感知@@、观察@@、理解世界的@@能力@@@@，虚拟现实@@（VR）和@@增强现实@@（AR）的@@发展@@令人兴奋@@。同样@@，自@@动驾驶汽车也在@@使用各种以集成@@电路驱动的@@传感器@@、摄像头以及@@其他电子系统@@去提取信息@@，保证安全行驶@@。

从@@最初的@@单个@@晶体管@@@@到@@现在@@庞大的@@芯片系统@@@@，晶体管@@变得更小@@、更轻@@，成本也更低@@。这带来了新的@@@@机遇@@，例如@@@@协同设计@@硬件系统@@及其运行的@@软件@@。

当@@下再一次掀起的@@晶体管@@发明@@的@@热潮@@，潜力巨大@@，未来可期@@。而@@实现突破的@@关@@键在@@于@@找到@@一种更好的@@方法@@，以系统@@为中@@心设计@@小芯粒@@，通过更优化的@@晶体管@@@@，从@@而@@助力创造更美好的@@数智未来@@。

文章来源@@@@：新思科技@@

了解这些就可以搞懂@@ IGBT

judy — Mon, 19 Jun 2023 02:07:15 +0000

作者@@： Barley Li，来源@@：得捷电子@@DigiKey微信公众号@@

绝缘栅双极晶体管@@@@（IGBT, Insulated Gate Bipolar Transistor）是@@一种三端功率半导体器件@@@@，主要用作电子开@@关@@@@，在@@较新的@@@@器件@@中@@以结合高@@效和@@快速开@@关@@而@@闻名@@。IGBT通过在@@单个@@器件@@中@@组合用于@@@@控制输入的@@隔离栅极@@@@FET和@@作为开@@关@@的@@双极功率晶体管@@@@，将@@MOSFET的@@简单栅极@@驱动特性与@@双极晶体管@@的@@高@@电流和@@低饱和@@电压能力相结合@@。IGBT用于@@@@中@@到@@大功率应用@@，如@@开@@关@@电源@@、牵引电机控制和@@感应加热@@。

图@@1. IGBT 电路图@@符号@@

1. IGBT特点@@

IGBT具有@@@@栅极@@@@、集电极@@、发射极@@3个@@引脚@@。栅极@@与@@@@MOSFET相同@@，集电极@@和@@发射极@@与@@双极晶体管@@相同@@@@。IGBT与@@MOSFET一样通过电压控制端口@@，在@@N沟道@@型@@的@@情况下@@，对@@于@@@@发射极@@而@@言@@，在@@栅极@@施加正电压时@@@@，集电极@@-发射极@@导通@@@@，流过@@集电极@@电流@@@@。我们将@@另行介绍其工作和@@驱动方法@@。

IGBT是@@结合了@@MOSFET和@@双极晶体管@@优点的@@晶体管@@@@。MOSFET由@@于@@@@栅极@@是@@隔离的@@@@，因此@@具有@@@@输入阻抗高@@@@、开@@关@@速度@@较快的@@优点@@，但@@缺点是@@在@@高@@电压时@@导通@@电阻较高@@@@。双极晶体管@@即@@使在@@高@@电压条件下导通@@电阻也很低@@，但@@存在@@输入阻抗低和@@开@@关@@速度@@慢@@的@@缺点@@@@。通过弥补这两种器件@@各自@@的@@缺点@@@@，IGBT成为一种具有@@@@高@@输入阻抗@@、开@@关@@速度@@快@@ (IGBT开@@关@@速度@@比@@MOSFET慢@@，但@@仍比双极晶体管@@快@@。) ，即@@使在@@高@@电压条件下也能实现低导通@@电阻的@@晶体管@@@@。　

2. IGBT 的@@工作原理@@

当@@向@@发射极@@施加正的@@集电极@@电压@@VCE，同时@@@@向@@发射极@@施加正的@@栅极@@电压@@VGE时@@，IGBT便能导通@@@@，集电极@@和@@发射极@@导通@@@@@@，集电极@@电流@@IC流过@@。

图@@2. IGBT近似的@@等效电路@@

IGBT的@@等效电路如@@上@@图@@所示@@@@。当@@栅极@@@@-发射极@@（G-E）和@@集电极@@@@-发射极@@（C-E）通路均发生正偏@@置时@@@@，N沟道@@MOSFET导通@@，导致@@漏极@@电流流动@@@@。该@@漏极@@电流也流向@@@@QPNP的@@基极@@并导致@@@@IGBT导通@@。由@@于@@@@QPNP的@@直流电流增益@@（α）非常小@@，因此@@几乎整个@@发射极@@电流@@（IE(pnp)）都作为基极@@电流@@（IB(pnp)）流动@@。但@@部分@@IE(pnp)会作为集电极@@电流@@@@（IC(pnp)）流动@@。IC(pnp)无法开@@启@@@@QNPN，因为@@它绕过了@@QNPN基极@@和@@发射极@@之间插入的@@@@RBE。

因此@@，IGBT的@@几乎所有@@集电极@@电流@@都通过@@QPNP的@@发射极@@@@-基极@@通路作为@@N沟道@@MOSFET的@@漏极@@电流流动@@@@。此时@@@@，空穴从@@@@QPNP的@@发射极@@@@注入到@@@@N通道@@MOSFET的@@高@@电阻漂移层@@。这导致@@漂移层的@@电阻率@@（Rd(MOS））大大降低@@，从@@而@@降低了导通@@期间的@@导通@@电阻@@@@。这种@@现象称为@@电导率调制@@。

关@@闭@@栅极@@@@（G）信号@@会导致@@@@N沟道@@MOSFET关@@断@@，从@@而@@导致@@@@IGBT关@@断@@。

3. 安全工作区@@

在@@IGBT的@@规格@@书中@@@@，可能会看到@@安全工作区@@@@（SOA, Safe Operating Area），例如@@@@ROHM的@@ RGS30TSX2DHR 如@@下图@@所示@@@@。这个@@安全工作区@@是@@指什么@@？

图@@3. Rohm的@@RGS30TSX2DHR 安全工作区@@ （图@@片来源@@@@ROHM）

IGBT 的@@安全工作区@@@@（SOA）是@@使@@IGBT在@@不发生自@@损坏或@@性能沒有@@下降的@@情况下的@@工作电流和@@电压条件@@。实际上@@@@，不仅需要@@在@@安全工作区@@内使用@@IGBT，还需对@@其所在@@区域实施温度降额@@。安全工作区@@分为正向@@偏@@置安全工作区@@@@@@（FBSOA, Forward Bias Safe Operating Area）和@@反向@@偏@@置安全工作区@@@@@@（RBSOA, Reverse Bias Safe Operating Area）。

3.1 正向@@偏@@置安全工作区@@@@

正向@@偏@@置安全工作区@@@@定义了@@IGBT导通@@期间的@@可用电流和@@电压条件@@。

图@@4. RGS30TSX2DHR 的@@正向@@偏@@置安全工作区@@@@@@ （图@@片来源@@@@ROHM）

上@@图@@是@@@@RGS30TSX2DHR 的@@正向@@偏@@置安全工作区@@@@@@，可以根据@@具体情况分为@@4个@@领域@@，如@@下所述@@:

受集电极@@@@最大额定电流限制的@@区域@@

受集电极@@@@耗散限制的@@区域@@

受二次击穿限制的@@区域@@ (该@@区域会因器件@@设计@@而@@有@@所不同@@)

受集电极@@@@-发射极@@最大额定电压限制的@@区域@@

3.2 反向@@偏@@置安全工作区@@@@

反向@@偏@@置安全工作区@@@@定义了@@IGBT关@@断@@期间的@@可用电流和@@电压条件@@。

图@@5. RGS30TSX2DHR 的@@反向@@偏@@置@@安全工作区@@@@@@ （图@@片来源@@@@ROHM）

上@@图@@是@@@@RGS30TSX2DHR 的@@反向@@偏@@置@@SOA可以简单分为@@2个@@有@@限区域@@，如@@下所述@@:

受集电极@@@@最大额定电流值@@限制的@@区域@@

受集电极@@@@-发射极@@最大额定电压限制的@@区域@@。

请注意@@，当@@设计@@的@@@@ VCE－IC工作轨迹偏@@离产品@@本身安全工作区@@时@@@@，产品@@可能会发生出现@@意外故障@@。因此@@，在@@设计@@电路时@@@@，在@@确定与@@击穿容限相关@@的@@具体特性和@@电路常数时@@@@，必须密切注意耗散和@@其他性能问题@@。例如@@@@，反向@@偏@@置安全工作区@@@@具有@@@@温度特性@@（在@@高@@温下劣化@@），VCE－IC的@@工作轨迹根据@@栅极@@电阻@@Rg和@@栅极@@电压@@VGE而@@变化@@。

因此@@，有@@必要在@@了解工作环境和@@关@@断@@时@@的@@最小栅极@@电阻值@@后@@，才进行@@Rg和@@ VGE设计@@。

4. 不同类型@@@@IGBT 产品@@

市场@@上@@有@@不同类型@@@@的@@@@ IGBT 产品@@，我们可以根据@@实际应用情况@@、安装类型@@@@（例如@@@@通孔@@、面板安装或@@表面安装@@）来挑选@@。

IGBT单管@@

将@@MOSFET的@@简单栅极@@驱动特性与@@双极晶体管@@的@@高@@电流和@@低饱和@@电压能力相结合@@。

图@@6. IXYS 的@@IXYH16N170C

IGBT模块@@

由@@IGBT与@@二极管通过特定的@@电路桥接封装而@@成的@@模块@@化半导体产品@@@@ 。封装后的@@@@IGBT模块@@可以直接应用于@@@@变频器@@、UPS不间断电源等设备@@上@@@@。IGBT模块@@具有@@@@节能@@、安装维修方便@@、散热稳定等特点@@@@。

图@@7.Infineon的@@ FZ800R12KE3

图@@8. Infineon 的@@ IM241-L6T2B 智能功率模块@@@@ (IPM)

总结@@

IGBT 是@@一种功率半导体器件@@@@，用于@@@@电子开@@关@@@@，控制和@@改变电流的@@大小频率@@，是@@电能转换及应用的@@核心芯片@@。由@@于@@@@篇幅有@@限@@，IGBT 涉及的@@技术@@内容@@、应用领域很广@@，所以@@欢迎大家在@@文末交流分享@@，一起讨论学习@@。

如@@何提高@@晶体管@@的@@开@@关@@速度@@@@？

judy — Tue, 25 Apr 2023 02:08:36 +0000

晶体管@@的@@开@@关@@速度@@即@@由@@其开@@关@@时@@间来表征@@，开@@关@@时@@间越短@@，开@@关@@速度@@就越快@@。BJT的@@开@@关@@过程包含有@@开@@启@@和@@关@@断@@两个@@过程@@，相应地就有@@开@@启@@时@@间@@ton和@@关@@断@@时@@间@@toff，晶体管@@的@@总开@@关@@时@@间就是@@@@ton与@@toff之和@@@@。

如@@何提高@@晶体管@@的@@开@@关@@速度@@@@？——可以从@@器件@@设计@@和@@使用技术@@两个@@方面来加以考虑@@。

（1）晶体管@@的@@开@@关@@时@@间@@
晶体管@@的@@开@@关@@波形如@@图@@@@1所示@@。其中@@@@开@@启@@过程又分为延迟和@@上@@升两个@@过程@@，关@@断@@过程又分为存储和@@下降两个@@过程@@，则@@晶体管@@总的@@开@@关@@时@@间共有@@@@4个@@：延迟时@@间@@td，上@@升时@@间@@tr，存储时@@间@@ts和@@下降时@@间@@@@tf。
ton=td+tr
toff=ts+tf

在@@不考虑晶体管@@的@@管壳电容@@、布线电容等所引起的@@附加电容的@@影响时@@@@，晶体管@@的@@开@@关@@时@@间@@就主要决定于@@其本身的@@结构@@@@@@、材料@@和@@使用条件@@。

① 延迟时@@间@@td
延迟时@@间@@主要是@@对@@发射结和@@集电结@@势垒电容充电的@@时@@间常数@@。因此@@，减短延迟时@@间@@的@@主要措施@@，从@@器件@@设计@@来说@@@@，有@@如@@@@：减小发射结和@@集电结@@的@@面积@@（以减小势垒电容@@）和@@减小基极@@反向@@偏@@压的@@大小@@（以使得发射结能够尽快能进入正偏@@而@@开@@启@@晶体管@@@@）；而@@从@@晶体管@@使用来说@@@@，可以增大输入基极@@电流脉冲的@@幅度@@，以加快对@@结电容的@@充电速度@@（但@@如@@果该@@基极@@电流太大@@，则@@将@@使晶体管@@在@@导通@@后的@@饱和@@深度增加@@，这反而@@又会增长存储时@@间@@@@，所以@@需要@@适当@@选取@@）。

② 上@@升时@@间@@tr
上@@升导通@@时@@间是@@基区少子电荷积累到@@一定程度@@、导致@@晶体管@@达到@@临界饱和@@@@（即@@使集电结@@@@0偏@@）时@@所需要@@的@@时@@间@@@@。因此@@，减短上@@升时@@间@@的@@主要措施@@，从@@器件@@设计@@来说@@@@有@@如@@@@@@：增长基区的@@少子寿命@@（以使少子积累加快@@），减小基区宽度@@@@和@@减小结面积@@@@（以减小临界饱和@@时@@的@@基区少子电荷量@@），以及@@提高@@晶体管@@的@@特征频率@@fT（以在@@基区尽快建立起一定的@@少子浓度梯度@@，使集电极@@电流@@达到@@饱和@@@@）；而@@从@@晶体管@@使用来说@@@@，可以增大基极@@输入电流脉冲的@@幅度@@，以加快向@@基区注入少子的@@速度@@（但@@基极@@电流也不能过大@@，否则@@将@@使存储时@@间@@延长@@）。

③ 存储时@@间@@ts
存储时@@间@@就是@@晶体管@@从@@过饱和@@状态@@（集电结@@正偏@@的@@状态@@@@）退出到@@临界饱和@@状态@@（集电结@@0偏@@的@@状态@@）所需要@@的@@时@@间@@，也就是@@基区和@@集电区中@@的@@过量存储电荷消失的@@时@@间@@；。而@@这些过量少子存储电荷的@@消失主要是@@依靠复合作用来完成@@，所以@@从@@器件@@设计@@来说@@@@@@，减短存储时@@间@@的@@主要措施有@@如@@@@@@：在@@集电区掺@@Au等来减短集电区的@@少子寿命@@（以减少集电区的@@过量存储电荷@@和@@加速过量存储电荷的@@消失@@；但@@是@@@@基区少子寿命不能减得太短@@，否则@@会影响到@@电流放大系数@@），尽可能减小外延层厚度@@（以减少集电区的@@过量存储电荷@@）。而@@从@@晶体管@@使用来说@@@@，减短存储时@@间@@的@@主要措施有@@如@@@@@@：基极@@输入电流脉冲的@@幅度不要过大@@（以避免晶体管@@饱和@@太深@@，使得过量存储电荷减少@@），增大基极@@抽取电流@@（以加快过量存储电荷的@@消失速度@@）。

④ 下降时@@间@@tf
下降时@@间@@的@@过程与@@上@@升时@@间@@的@@过程恰巧相反@@@@，即@@是@@让临界饱和@@时@@基区中@@的@@存储电荷逐渐消失的@@一种过程@@。因此@@，为了减短下降时@@间@@@@，就应该@@减少存储电荷@@（减小结面积@@、减小基区宽度@@@@）和@@加大基极@@抽取电流@@。

总之@@，为了减短晶体管@@的@@开@@关@@时@@间@@@@、提高@@开@@关@@速度@@@@，除了在@@器件@@设计@@上@@加以考虑之外@@，在@@晶体管@@使用上@@也可以作如@@下的@@考虑@@：a）增大基极@@驱动电流@@，可以减短延迟时@@间@@和@@上@@升时@@间@@@@，但@@使存储时@@间@@有@@所增加@@；b）增大基极@@抽取电流@@，可以减短存储时@@间@@和@@下降时@@间@@@@@@。

（2）晶体管@@的@@增速电容器@@
在@@BJT采用@@电压驱动时@@@@，虽然减小基极@@外接电阻和@@增大基极@@反向@@电压@@，可以增大抽取电流@@，这对@@于@@@@缩短存储时@@间@@和@@下降时@@间@@@@都有@@一定的@@好处@@。但@@是@@@@，若基极@@外接电阻太小@@，则@@会增大输入电流脉冲的@@幅度@@，将@@使器件@@的@@饱和@@程度加深而@@反而@@导致@@存储时@@间@@延长@@；若基极@@反向@@电压太大@@，又会使发射结反偏@@严重而@@增加延迟时@@间@@@@，所以@@需要@@全面地进行折中@@考虑@@。可以想见@@，为了通过增大基极@@驱动电流@@来减短延迟时@@间@@和@@上@@升时@@间@@的@@同时@@@@@@、又不要增长存储时@@间@@和@@产生其它的@@副作用@@，理想的@@基极@@输入电流波形应该@@是@@如@@图@@@@2所示@@阶梯波的@@形式@@，这样的@@阶梯波输入即@@可克服上@@述矛盾@@，能够达到@@提高@@开@@关@@速度@@@@的@@目的@@@@。

实际上@@@@，为了实现理想的@@基极@@电流波形@@，可以方便地采用@@如@@图@@@@3所示@@的@@基极@@输入回路@@（微分电路@@），图@@中@@与@@基极@@电阻@@RB并联的@@@@CB就称为@@增速电容器@@。在@@基极@@输入回路中@@增加一个@@增速电容器之后@@，虽然输入的@@电流波形仍然是@@方波@@，但@@是@@@@通过增速电容器的@@作用之后@@，所得到@@的@@实际基极@@输入电流波形就变得很接近于@@理想的@@基极@@电流波形了@@，于@@是@@就可以减短开@@关@@时@@间@@、提高@@开@@关@@速度@@@@。

文章来源@@@@：硬件十万个@@为什么@@

晶体管@@的@@下一个@@@@25年@@

judy — Thu, 23 Feb 2023 06:31:22 +0000

本文由@@@@半导体产业纵横@@（ID:ICVIEWS）编译自@@@@semianalysis

晶体管@@的@@未来@@。

任何芯片的@@基本组成部分都是@@晶体管@@@@，最近@@晶体管@@迎来了@@ 75 岁生日@@。今天@@@@我们将@@讨论它的@@下一个@@@@ 25 年@@。

晶体管@@本质上@@是@@电流开@@关@@@@，施加到@@其@@“栅极@@”的@@电压会导致@@电流在@@@@“源极@@”和@@“漏极@@”之间的@@通道@@中@@流动@@@@。每@@个@@晶体管@@@@都可以打开@@或@@关@@闭@@@@，对@@应于@@@@“1”或@@“0”。在@@摩尔@@定律@@扩展和@@@@ CMOS 工艺技术@@改进的@@推动下@@，现代@@计算芯片在@@数十亿@@甚至@@万亿@@的@@规模上@@做到@@了这一点@@。

理想的@@晶体管@@可以执行以下@@操作@@：

1.开@@启@@时@@传导最大电流量@@。

2.关@@闭@@时@@不允许任何电流流动@@@@。

3.尽快切换@@。

晶体管@@的@@三个@@主要组成部分@@：“栅极@@”、“源极@@”和@@“漏极@@”

晶体管@@简史@@

1947 年@@，约翰@@·巴丁@@ (John Bardeen)、威廉@@·肖克利@@ (William Shockley) 和@@沃尔特@@·布拉顿@@ (Walter Brattain) 在@@ AT&T 的@@贝尔实验室发明@@了第@@一批晶体管@@@@，称为@@“平面@@”晶体管@@，因为@@晶体管@@的@@所有@@@@188足彩外围@@app ，包括栅极@@@@、源极@@和@@漏极@@@@都位@@于@@二维@@平面@@上@@@@。

许多迭代@@以来@@，平面@@晶体管@@的@@开@@关@@速度@@可以通过缩短栅极@@长度来提高@@@@。“拉紧@@”硅通道@@也会提高@@开@@关@@速度@@@@@@。为了应变通道@@@@，将@@一层硅放置在@@一层硅锗@@ (SiGe) 上@@。由@@于@@@@硅层中@@的@@原子与@@@@ SiGe 层对@@齐@@，这导致@@硅原子之间的@@连接拉伸@@，从@@而@@使沟道@@应变@@。在@@这种@@配置中@@@@，硅原子距离更远@@，干扰电子运动的@@原子力减少@@。在@@应变通道@@中@@@@，电子迁移率@@（即@@电子在@@被电场牵引时@@的@@移动速度@@）提高@@了@@ 70%，从@@而@@使晶体管@@开@@关@@速度@@提高@@了@@@@ 35%。

允许继续缩放的@@进一步发展是@@@@“高@@ K/金属@@”门@@的@@开@@发@@。在@@ 45nm 节点@@，栅极@@电介质@@@@开@@始失去其绝缘@@（介电@@）质量并表现出过多的@@泄漏电流@@（即@@当@@晶体管@@处于@@关@@断@@状态时@@@@，大量@@电流会流过@@晶体管@@@@）。

栅极@@电介质@@@@是@@一个@@非常薄的@@绝缘层@@，通常由@@二氧化硅制成@@@@，位@@于@@晶体管@@的@@金属@@栅电极和@@电流流过@@的@@通道@@之间@@。英特尔在@@其@@ 45 纳米@@工艺@@（2007 年@@）中@@取得重大突破@@@@，采用@@铪基介电@@层和@@由@@替代@@金属@@材料@@组成的@@栅电极@@。三年@@后@@，该@@行业的@@其他公司也纷纷效仿@@。由@@此产生的@@组合产生了@@“高@@介电@@常数@@”或@@“高@@ K”栅极@@。

随着晶体管@@尺寸的@@不断减小@@，源极@@和@@漏极@@@@之间的@@空间减小到@@栅极@@失去适当@@控制沟道@@中@@电流流动@@的@@能力@@的@@程度@@。正因为@@如@@此@@，平面@@晶体管@@表现出明显的@@@@“短沟道@@@@”效应@@，尤其是@@@@在@@@@ 28nm 节点@@以下@@@@，漏电流过@@大@@。

为了应对@@这一挑战@@，业界转向@@@@@@“3D”晶体管@@，即@@ FinFET。在@@ FinFET 中@@，栅极@@在@@硅鳍的@@三个@@侧面环绕沟道@@@@，而@@不是@@像平面@@晶体管@@那样仅在@@顶部@@环绕@@。这样可以更好地控制流过@@晶体管@@的@@电流@@；FinFET 晶体管@@的@@开@@关@@时@@间@@明显快于@@平面@@晶体管@@@@。在@@ 2010 年@@代@@初期@@，英特尔开@@始生产@@ 22 纳米@@节点@@的@@@@ FinFET，而@@台积电等代@@工@@厂在@@@@ 3 年@@后开@@始生产@@ 16 纳米@@节点@@的@@@@ FinFET。

由@@于@@@@可以制造多薄@@/多高@@的@@鳍片以及@@可以并排放置多少鳍片的@@限制@@，晶体管@@的@@另一种发展目前@@正在@@行业中@@进行@@。这些下一代@@晶体管@@被称为@@@@“Gate-All-Around”晶体管@@，或@@ GAAFET。GAAFET使用堆叠的@@水平@@“纳米@@片@@”，因此@@栅极@@在@@所有@@@@ 4 个@@侧面都围绕着通道@@@@。这进一步增加了晶体管@@的@@驱动电流和@@整体性能@@。每@@个@@纳米@@片@@的@@宽度@@以及@@每@@个@@晶体管@@@@中@@的@@纳米@@片@@数量@@都可以变化@@，从@@而@@允许定制设计@@@@。

2022 年@@，三星@@开@@始在@@其@@ 3nm 工艺中@@使用@@ GAA。由@@于@@@@良率问题@@，三星@@ 3nm GAP 的@@大批量芯片有@@望在@@@@ 2024 年@@实现量产@@。英特尔的@@@@ 20A 工艺节点@@路线图@@上@@有@@@@ GAA，该@@工艺节点@@将@@于@@@@ 2024 年@@制造就绪@@，产品@@将@@于@@@@ 2025 年@@批量出货@@。台积电的@@@@ N2 有@@ GAA 2025 年@@或@@@@ 2026 年@@的@@@@工艺节点@@@@。这些生产年@@份是@@目标@@，我们认为@@，这些参与@@者中@@至@@少有@@@@ 2 个@@可能会进一步延迟@@。

除了最初的@@@@ GAA 工艺之外@@，还包括转向@@@@@@ forksheet 或@@ 3D 互补@@ FET (CFET)，其中@@@@ n 和@@ p 通道@@移动得更近或@@垂直堆叠@@。

为了继续超越@@ 2nm 的@@路线图@@@@，向@@ Gate-All-Around 的@@过渡也将@@需要@@用于@@@@纳米@@片@@的@@新晶体管@@通道@@材料@@@@。这是@@@@因为@@硅和@@锗等块状材料@@中@@的@@电子迁移率@@显著下降@@ < 5nm。随着我们深入到@@纳米@@尺度@@，原子效应@@不再被忽视@@。也许应对@@这些挑战的@@最佳材料@@系列是@@二维@@材料@@@@@@.。

二维@@材料@@@@

二维@@材料@@@@是@@由@@单层原子组成的@@结晶固体@@。最著名的@@二维@@材料@@@@是@@石墨烯@@@@，它是@@一种碳的@@同素异形体@@，由@@排列在@@六边形晶格中@@的@@单层原子组成@@。但@@是@@@@，需要@@注意的@@是@@石墨烯@@没有@@带隙@@。

半导体由@@它们的@@带隙定义@@：将@@卡在@@价带中@@的@@电子激发到@@它可以导电的@@导带所需的@@能量@@。带隙需要@@足够大@@，以便晶体管@@的@@开@@和@@关@@状态之间有@@明显的@@对@@比@@，这样它就可以在@@不产生错误的@@情况下处理信息@@。尽管具有@@@@高@@电子迁移率@@@@，但@@没有@@带隙@@，石墨烯@@不能用作半导体材料@@@@。尽管石墨烯@@在@@掺杂时@@具有@@@@带隙@@，但@@掺杂的@@石墨烯@@不允许足够低的@@关@@断@@电流或@@足够高@@的@@导通@@电流@@。

MoS用于@@@@下一代@@纳米@@片@@的@@最有@@前途的@@二维@@材料@@@@来自@@@@“过渡金属@@二硫化物@@”或@@“TMD”子系列@@。来自@@该@@组的@@材料@@包括二硫化钼@@ (MoS2），TMDs具有@@@@ < 5nm 通道@@厚度所需的@@带隙@@ + 迁移率组合@@。

虽然碳纳米@@管@@（CNT，一种一维材料@@@@）也受到@@关@@注@@，但@@经过@@ 30 多年@@的@@@@研发@@，它们的@@制造@@难度仍然很高@@@@。为了实现晶体管@@应用所需的@@性能指标@@，必须生长@@数百万个@@单独的@@管@@（即@@密度@@）并以相同@@的@@方式对@@齐@@。二维@@材料@@@@的@@用途@@要广泛得多@@，指的@@是@@一整套材料@@@@，而@@且@@理论上@@比碳纳米@@管更容易制造@@。

二维@@材料@@@@生长@@@@

二维@@材料@@@@通常通过化学气相沉积@@ (CVD) 生长@@，尽管最近@@的@@努力还包括原子层沉积@@ (ALD)。根据@@衬底和@@参数的@@选择@@，二维@@薄膜生长@@可以是@@单层或@@多层@@。

例如@@@@，单层石墨烯@@@@（最成熟的@@二维@@材料@@@@@@）如@@今@@主要通过@@ CVD 在@@铜箔或@@薄膜基板@@上@@生长@@@@。然而@@@@，目前@@的@@@@ CVD 生长@@技术@@产生的@@@@“多晶@@”石墨烯@@在@@晶格中@@具有@@@@多个@@晶界@@@@。生长@@也是@@@@可变的@@@@，这意味着晶圆与@@晶圆之间的@@一致性很难实现@@。

由@@于@@@@存在@@晶界@@和@@其他缺陷@@，CVD 石墨烯@@固有@@的@@电子迁移率@@通常仍远低于@@@@@@10,000 cm -2 /(V⋅s)，与@@ 2000 年@@原始剥离石墨烯@@薄片报道@@的@@@@200,000 cm 2 /(V⋅s), 相差的@@载流子密度为@@10 12 cm^-2。

石墨烯@@ CVD 生长@@过程中@@出现@@的@@@@“晶界@@”示例@@。这种@@生长@@被称为@@@@“多晶@@”

因此@@，今天@@@@的@@石墨烯@@电子市场@@可以忽略不计@@，一些参与@@者主要专注于@@传感器@@（例如@@@@：霍尔效应@@@@）或@@ mems 设备@@（限制较少的@@光刻规则@@@@/更大的@@线宽@@，可以容忍更高@@@@的@@可变性等@@）。因为@@石墨烯@@具有@@@@生物相容性@@，可以通过场效应@@传感进行功能化以检测各种分子化合物@@，Cardea Bio 和@@ GrapheneDX 等公司特别致力于@@石墨烯@@生物传感器@@。欧洲的@@@@ Graphenea 和@@ Applied Nanolayers 等其他公司正在@@建设专门@@的@@石墨烯@@晶圆厂@@。

要认真对@@待二维@@材料@@@@@@，必须开@@发更一致的@@晶圆到@@晶圆生长@@工艺@@，以实现长期@@“单晶@@”材料@@的@@目标@@。Aixtron 和@@ Oxford Instruments 目前@@是@@唯一一家销售二维@@材料@@@@专用生长@@工具的@@@@ OEM。

二维@@材料@@@@转移@@

由@@于@@@@二维@@材料@@@@生长@@@@通常在@@较高@@温度@@ (>600° C) 下在@@铜或@@蓝宝石等优化衬底上@@进行@@，因此@@需要@@一个@@转移步骤将@@二维@@材料@@@@转移@@到@@最终的@@硅晶圆上@@@@。

目前@@将@@二维@@材料@@@@从@@其生长@@基板@@转移到@@目标硅器件@@晶圆的@@方法不足以满足@@ CMOS 市场@@（需要@@湿化学@@/蚀刻剂@@、金属@@沉积@@、牺牲聚合物层@@、热释放胶带@@ [TRT] 的@@某种组合@@，它会留下残留物@@，以及@@/或@@激光剥离@@）。最传统的@@@@ 2D 转移技术@@涉及湿法蚀刻铜基板@@@@，并使用聚合物聚甲基丙烯酸甲酯@@ (PMMA) 拾取二维@@材料@@@@并将@@其移动到@@目标基板@@@@。然而@@@@，PMMA残留物在@@转移后残留在@@石墨烯@@表面并降低了石墨烯@@的@@电性能@@。

今天@@@@的@@二维@@材料@@@@转移@@方法足以满足传感器或@@@@“显示器等某些设备@@的@@要求@@，但@@在@@@@质量@@、产量和@@污染方面并没有@@扫清@@ CMOS 的@@障碍@@。

目前@@用于@@@@石墨烯@@的@@示例@@转移过程@@。

Oxford Instruments 的@@石墨烯@@器件@@工艺流程@@示例@@@@

直接增长与@@转移@@

虽然二维@@材料@@@@在@@@@硅上@@的@@直接生长@@是@@首选@@，但@@迄今为止@@，很难实现低温@@、高@@质量的@@生长@@解决方案@@。ALD 允许比传统的@@金属@@有@@机@@ CVD 或@@ MOCVD 更低的@@温度@@，但@@吞吐量仍然很慢@@@@。

将@@优化基板@@上@@较慢@@@@、高@@质量的@@生长@@步骤与@@高@@通量@@、优化的@@转移步骤分离@@可能更好@@。这将@@允许更好的@@过程优化和@@产量控制@@。这在@@前沿处理昂贵的@@@@2nm以下@@、高@@ NA EUV + GAA 晶圆时@@可能是@@最好的@@选择@@（特别是@@如@@果每@@个@@晶体管@@@@需要@@多个@@纳米@@片@@@@）。

去耦对@@晶圆厂也很友好@@，因为@@增长和@@转移可以异步完成@@，以确保最大的@@晶圆厂生产线利用@@率@@（实现更高@@@@的@@@@ WPH 数量@@）。最后@@，转移更通用@@，允许异质结构@@@@、堆叠和@@扭曲配置比直接生长@@更容易@@。从@@长远来看@@，这有@@可能打开@@二维@@扭电子领域@@

IEDM二维@@材料@@@@亮点@@

在@@旧金山举行的@@第@@@@ 68 届年@@度@@ IEDM 会议为半导体和@@计算行业的@@未来提供了一个@@很好的@@视角@@。在@@出席的@@行业领导者的@@演讲中@@英特尔纪念了晶体管@@问世@@ 75 周年@@@@，它既回顾了过去@@，也展望了未来@@。

IEDM 上@@的@@主题演讲@@，“庆祝晶体管@@诞生@@ 75 周年@@@@！展望下一代@@创新机会@@

随着摩尔@@定律@@的@@放缓@@，无论是@@后硅通道@@世界还是@@封装技术@@@@，新技术@@都会推动性能提升@@。英特尔的@@@@演讲提出@@了三个@@可能推动行业发展和@@扩大目标的@@领域@@：新型@@电介质@@@@、定向@@自@@组装@@（用于@@@@纳米@@图@@案化@@）和@@二维@@材料@@@@@@。

尤其是@@@@二维@@材料@@@@@@，在@@会议上@@大放异彩@@。该@@行业在@@不久的@@将@@来有@@一个@@清晰的@@路线图@@@@@@，FinFET 和@@ GAA 架构将@@扩展硅通道@@的@@统治地位@@@@。

英特尔展示了@@ GAA 结构@@中@@@@的@@二维@@材料@@@@通道@@@@，具有@@@@低泄漏和@@近乎理想的@@开@@关@@@@，这是@@@@垂直堆叠晶体管@@的@@重要一步@@。IMEC 的@@路线图@@@@引入@@了互补@@@@ FET (CFET) 作为类似的@@解决方案@@，其中@@@@堆叠了基于@@单层过渡金属@@二硫化物@@@@ (TMD)（例如@@@@ WS2 or MoS或@@ MoS2）的@@ n 和@@ p 通道@@。

在@@ IEDM 上@@，有@@一个@@专门@@针对@@@@ 2D 通道@@技术@@的@@会议@@，由@@斯坦福大学的@@@@ Eric Pop 博士和@@@@ IBM 高@@级@@ CMOS 逻辑计划的@@@@ Nicolas Loubet 共同主持@@。演示@@文稿侧重于@@@@ 2D 晶体管@@的@@各个@@方面@@，包括沟道@@@@、栅极@@电介质@@@@、所需的@@基板@@@@/材料@@，以及@@降低接触电阻以提高@@器件@@性能@@。以下@@是@@对@@其中@@@@一些论文的@@技术@@评论@@：

北京大学在@@中@@国的@@研究展示了顶部@@门@@控@@CVD生长@@的@@@@WSe2 pFETs，其漏电流为@@594 UA/um，此外@@还有@@基于@@@@WSe2/MoS 2的@@CFET。与@@传统的@@平面@@集成@@电路相比@@@@，CFET结构@@的@@性能提高@@了@@@@8%，面积减少了@@44%。在@@可制造性方面@@，许多挑战仍然存在@@@@。本文演示@@的@@@@CFET几乎是@@以一种与@@@@FAB兼容的@@方式制造的@@@@，除了用于@@@@@@nFET中@@MoS2通道@@的@@湿传递技术@@之外@@。可伸缩的@@干转移技术@@对@@于@@@@将@@这种@@技术@@转移到@@生产中@@至@@关@@重要@@。

二维@@ CFET 结构@@和@@集成@@面积缩减@@。垂直堆叠可以在@@不损失性能的@@情况下产生更高@@@@密度的@@组件@@。在@@这种@@垂直叠加方法中@@的@@一个@@研究与@@开@@发挑战主要是@@在@@@@放置源和@@漏触点以及@@为互连选择接触材料@@方面@@。

台积电在@@另一篇@@IEDM论文中@@@@，对@@SiN 2上@@转移@@MoSe2沟道@@器件@@的@@理想材料@@提供了深入的@@见解@@。选择接触材料@@的@@挑战在@@于@@寻找理想的@@工作函数和@@较弱的@@费米能级钉扎效应@@的@@结合@@，台积电选择了利用@@一层薄锑@@(SB)和@@高@@功函数铂@@(Pt)来实现这一目标@@。这种@@努力展现了最低的@@报告接触电阻@@，0.75kΩ-um用于@@@@pFET，1.8kΩ-um在@@nFET中@@。在@@nFET中@@，这意味着接触电阻比以前@@报告的@@值@@减少@@72%，这意味着向@@逻辑应用的@@@@2D通道@@前进了一大步@@。

接触电阻只是@@器件@@总电阻的@@一个@@组成部分@@；间隔电阻是@@导致@@器件@@性能不佳的@@另一个@@主要因素@@，特别是@@在@@@@pFET中@@。台积电在@@另一篇@@IEDM论文中@@@@，利用@@氧化多层@@WSe2与@@WSe2通道@@结合形成的@@@@WOx作为低电阻间隔掺杂剂@@@@。WO x作为高@@@@p掺杂剂@@，被发现可以降低肖特基势垒高@@度@@，尽管加入掺杂剂@@@@（1 kΩ-um），但@@导致@@总电阻降低@@。

虽然基于@@@@ TMD 的@@设备@@很有@@前途@@，但@@ TMD 生长@@方法存在@@一个@@根本问题@@。基于@@转移的@@方法会留下聚合物残留物@@，而@@使用@@ MOCVD 在@@氧化物上@@直接生长@@会导致@@各种缺陷@@，最显著的@@是@@有@@机污染物和@@硫空位@@@@。IEDM 精选了一些同时@@@@使用迁移和@@直接增长方法的@@论文@@。

英特尔推出了一款基于@@转移二硫化钼的@@@@2D FET，源漏接触长度为@@25 nm，与@@当@@前的@@硅工艺节点@@相当@@@@。测试的@@器件@@显示了上@@升亚@@阈值@@摆幅@@（SS at=75 mV/dec）低于@@@@34纳米@@的@@源漏距离@@。然而@@@@，英特尔的@@@@工艺使用了使用@@ALD生长@@的@@@@牺牲介电@@层的@@层转移工艺@@，这留下了大量@@的@@残留物@@，并导致@@源极@@和@@漏极@@@@接触@@处的@@@@MoS2分层@@。为了制造和@@未来的@@产量目标@@，转移方法必须是@@无残留和@@干燥的@@@@，或@@采用@@直接生长@@的@@@@方法@@。

会议还讨论了直接增长的@@进展@@@@，观察@@到@@更多使用@@ CVD 的@@晶圆厂兼容工艺@@。北京大学的@@一篇论文讨论了具有@@@@低接触电阻@@ (0.65 kΩ-μm) 的@@纯欧姆的@@@@ WSe2 pFET。该@@器件@@的@@通道@@长度为@@ 120 nm，在@@ 6 nm SiO2 上@@生长@@时@@@@，性能数据创下纪录@@（Ids= 425μA/μm，gm=80μS/μm，SSsat=200 mV/dec）。该@@工艺也与@@在@@@@ Si/HfLaO2 介电@@薄膜上@@的@@生长@@兼容@@，但@@性能稍差@@（Ids=370μA/μm，gm=100μS/μm，SSsat=250 mV/dec）。然而@@@@，第@@一个@@设备@@制造过程中@@的@@高@@加工温度@@ (890° C) 对@@可制造性构成了晶圆厂兼容性风险@@。不过@@，这项工作确实代@@表了@@ p 型@@二维@@@@ TMD 材料@@的@@巨大进步@@，这是@@@@二维@@材料@@@@中@@需要@@开@@发的@@一个@@领域@@@@。

二维@@材料@@@@还用于@@@@使用@@ hBN 作为封装层的@@@@ MoS2晶体管@@的@@介电@@界面工程@@。这项工作导致@@了@@ CVD 生长@@的@@@@单层@@ MoS2器件@@报告的@@最低亚@@阈值@@摆动@@。封装层似乎也提高@@了@@器件@@可靠性@@，在@@播种铝和@@顶栅沉积后表现出较少的@@断态退化@@，表明介电@@层最大限度地减少了进一步加工造成的@@损坏@@。这代@@表了基于@@二维@@材料@@@@的@@设备@@可靠性和@@使用寿命的@@进步@@。当@@使用钽@@ (Ta) 晶种层作为@@ TaOx 掺杂层时@@@@，据报道@@@@大的@@@@ Ids = 861μA/μm 和@@低亚@@阈值@@摆幅@@ (72 mV/dec)，而@@对@@于@@@@低功率应用@@，高@@ IDs = 598 μA/μm据报道@@@@，Vds=0.65 V，超过@@ IRDS 2028 HD 规格@@。

所讨论的@@@@ 2D 进步仅代@@表二维@@材料@@@@革新行业的@@潜力的@@一小部分@@。然而@@@@，要将@@@@ 2D 转化为晶圆厂级别的@@大批量制造@@，仍然存在@@重大挑战@@。上@@述所有@@论文都利用@@湿转移技术@@将@@二维@@材料@@@@从@@生长@@基板@@转移到@@生产晶圆@@。如@@上@@所述@@，虽然有@@望说@@明设备@@潜力@@，但@@由@@于@@@@可能存在@@聚合物残留和@@较低的@@吞吐量@@，这种@@方法无法扩展到@@大批量生产@@。

随着每@@一次@@ IEDM 会议的@@召开@@@@，半导体行业的@@前进道路变得更加清晰@@：2D 是@@未来@@，而@@且@@在@@这些笔者看来@@，这是@@@@不可避免的@@@@。截至@@目前@@@@，前沿讨论方向@@似乎更青睐@@ WS2和@@ WSe2，因为@@它们既可以制成@@@@ n 型@@，也可以制成@@@@ p 型@@。

二维@@材料@@@@显然是@@该@@行业的@@未来@@，有@@很大的@@动力推动该@@领域向@@前发展@@。随着二维@@材料@@@@进入半导体堆栈@@，还需要@@开@@发有@@效在@@线表征它们的@@工具@@。为此@@，即@@将@@在@@@@ SPIE 光刻和@@图@@案化会议上@@举行的@@会谈@@讨论了计量学的@@前景以及@@英特尔和@@@@@@ IMEC 会谈@@：

二维@@过渡金属@@二硫化物@@晶体管@@是@@未来@@的@@硅替代@@品还是@@炒作@@？
用于@@@@表征超薄二维@@材料@@@@层的@@@@ 300 毫米在@@线计量@@

此外@@，领导欧盟石墨烯@@旗舰@@ 2D 实验试点项目的@@@@ IMEC 将@@在@@下个@@月@@的@@研讨会上@@展示@@最新进展@@@@；参与@@者还包括英特尔和@@@@台积电@@。

行业的@@下一步@@

任何新材料@@@@/工艺技术@@的@@第@@一步都是@@进入行业路线图@@@@。过去的@@几次@@ IEDM 和@@即@@将@@召开@@的@@@@ SPIE Advanced Lithography 会议清楚地表明@@，二维@@材料@@@@现在@@已经稳稳地出现@@在@@路线图@@上@@@@。然而@@@@，下一步是@@从@@路线图@@到@@具体行动@@。

说@@起来容易做起来难@@，但@@笔者认为@@，二维@@材料@@@@应该@@首先在@@较成熟的@@节点@@@@（主要是@@在@@@@ MEMS、模拟@@+MS、RF 和@@光子代@@工@@厂@@）的@@生产线后端实施@@。二维@@材料@@@@在@@@@ MEMS、5G/6G 射频开@@关@@和@@光子收发器等设备@@中@@提供了引人注目的@@性能提升@@。与@@晶体管@@相比@@@@，这些设备@@中@@的@@一些不需要@@最高@@质量的@@起始材料@@@@。

例如@@@@，原型@@射频开@@关@@设备@@@@（由@@ hBN 和@@ MoS2等二维@@材料@@@@制成@@@@）已在@@@@ UT 奥斯汀实验室以及@@罗德与@@施瓦茨等合作伙伴进行了演示@@和@@表征@@。来自@@主要行业参与@@者的@@初始数据和@@反馈表明@@，二维@@开@@关@@的@@经典品质因数@@@@ (FoM)，即@@“Ron x Coff 值@@”，达到@@甚至@@超过@@了对@@新兴网@@络频段的@@预期@@。

在@@硅光子学中@@@@，目前@@调制器和@@光电探测器分别制造并组装在@@芯片中@@@@；使用二维@@材料@@@@@@，收发器的@@所有@@组件@@，包括调制器@@、开@@关@@和@@光电探测器@@，都可以在@@同一@@2D层中@@整体制造@@。目前@@的@@@@调制器材料@@@@，如@@ LiNBO3，体积庞大@@，需要@@ 2-5 V 的@@驱动电压@@。石墨烯@@ Mach-Zedhner (MZ) 调制器可以用@@ <1 V 的@@电压制造@@。诺基亚@@意大利@@、爱立信和@@位@@于@@亚@@琛的@@@@ Black Semiconductor 都在@@努力在@@这个@@方向@@@@。

二维@@材料@@@@还可以实现更快的@@光学切换@@。可重构光分插复用器@@ (ROADM) 中@@的@@切换目前@@不能低于@@@@数十毫秒@@。例如@@@@，放置在@@微环谐振器顶部@@的@@石墨烯@@可以实现皮秒级的@@开@@关@@@@。

一旦在@@后端解决了工艺@@、计量和@@良率问题@@，并且随着二维@@材料@@@@生长@@@@和@@转移质量的@@提高@@@@，该@@行业在@@生产线的@@前沿@@/前端集成@@二维@@材料@@@@的@@路径就会更加清晰@@。在@@此期间@@，前沿社区需要@@解决接触电阻@@、基板@@/电介质@@材料@@和@@架构@@（例如@@@@：纳米@@片@@的@@数量@@@@）等问题@@，以达到@@必要的@@设备@@性能指标@@。

每@@当@@该@@行业必须解决一项主要的@@材料@@@@/工艺技术@@以保持摩尔@@定律@@的@@发展@@时@@@@，它就会交付@@。离子注入@@、高@@ K 门@@、EUV ……有@@很多例子@@，二维@@材料@@@@也不例外@@。然而@@@@，使二维@@材料@@@@成为现实所需的@@制造@@技术@@目前@@正处于@@@@“死亡谷@@”阶段@@，因此@@需要@@整个@@行业@@（来自@@所有@@领域@@，尤其是@@@@ OEM、代@@工@@/无晶圆厂@@/IDM、和@@计量学@@）。

正如@@@@ Sri Samavedam（高@@级@@副总裁@@ CMOS 技术@@，IMEC）最近@@提到@@的@@那样@@，“在@@这个@@行业中@@@@，从@@展示一个@@概念到@@引入@@制造通常需要@@大约@@ 20 年@@的@@@@时@@间@@。可以安全地假设@@ 2047（标志着晶体管@@诞生@@ 100 周年@@@@）的@@晶体管@@或@@开@@关@@架构已经在@@实验室规模上@@得到@@了@@证明@@。”

晶体管@@

四张图@@看懂晶体管@@现状@@

judy — Wed, 30 Nov 2022 01:01:31 +0000

来源@@：内容由@@@@半导体行业观察@@@@（ID：icbank）编译自@@@@IEEE，谢谢@@。

在@@过去的@@@@ 75 年@@里@@，晶体管@@技术@@最明显的@@变化就是@@我们能制造多少@@。正如@@@@这些图@@表所示@@@@，减小设备@@的@@尺寸是@@一项巨大的@@努力@@，而@@且@@非常成功@@。但@@尺寸并不是@@工程师一直在@@改进的@@唯一特征@@。

1947年@@，只有@@一个@@晶体管@@@@@@。根据@@ TechInsight 的@@预测@@，半导体行业今年@@有@@望生产近@@ 20 亿@@万亿@@@@ (1021) 台设备@@@@。这比@@ 2017 年@@之前所有@@年@@份累计制造的@@晶体管@@数量@@还要多@@。在@@这个@@几乎无法想象的@@数字背后@@，是@@晶体管@@价格的@@持续下降@@，因为@@工程师们已经学会将@@越来越多的@@晶体管@@集成@@到@@同一硅片区域@@。

缩小硅平面@@二维@@空间中@@的@@晶体管@@取得了巨大的@@成功@@：自@@ 1971 年@@以来@@，逻辑电路中@@的@@晶体管@@密度@@增加了@@ 600,000 多倍@@。缩小晶体管@@尺寸需要@@使用更短波长的@@光@@，例如@@@@极紫外光@@，以及@@其他光刻技巧可以缩小晶体管@@栅极@@之间和@@金属@@互连之间的@@空间@@。展望未来@@，它是@@第@@三维度@@，晶体管@@将@@在@@另一个@@维度上@@构建@@，这很重要@@。这种@@趋势在@@闪存领域已有@@十多年@@的@@@@历史@@，但@@在@@@@逻辑领域仍处于@@未来@@。

也许所有@@这些努力的@@最高@@成就是@@能够将@@数百万甚至@@数十亿@@个@@@@晶体管@@@@@@集成@@到@@地球上@@一些最复杂的@@系统@@中@@@@：CPU。我们从@@下图@@看一下晶体管@@的@@发展@@历程@@。

以下@@为行业的@@一些进展@@

除了使它们变得小巧和@@数量@@众多之外@@，工程师们还致力于@@提高@@设备@@的@@其他品质@@。以下@@是@@晶体管@@在@@过去@@ 75 年@@中@@发展的@@一小部分示例@@@@：

伊利诺伊州的@@研究人员使用超薄硅膜@@、镁导体和@@氧化镁绝缘体的@@组合开@@发了可溶解在@@体内的@@电路@@。在@@水中@@五分钟足以将@@第@@一代@@产品@@变成糊状@@。但@@最近@@研究人员使用了一种更耐用的@@版本来制造临时@@心脏起搏器@@，当@@它们消失时@@会释放一种抗炎药物@@。

第@@一个@@晶体管@@@@是@@为无线电频率而@@制造的@@@@，但@@现在@@有@@一些设备@@的@@工作频率约为这些频率的@@十亿@@倍@@。韩国和@@日本的@@工程师报告称发明@@了一种最高@@频率可达@@ 738 GHz 的@@砷化铟镓高@@电子迁移率@@晶体管@@@@@@ (HEMT)。Northrop Grumman 的@@工程师为了寻求原始速度@@，制造了一个@@超过@@@@ 1 太赫兹的@@@@ HEMT。

今天@@@@（和@@昨天@@@@）的@@晶体管@@取决于@@块状@@ (3D) 材料@@的@@半导体特性@@。明天@@的@@设备@@可能依赖二维@@半导体@@，例如@@@@二硫化钼和@@二硫化钨@@。研究人员说@@@@，这些晶体管@@可能内置在@@处理器@@硅上@@方的@@互连层中@@@@。所以@@ 2D 半导体可以帮助产生@@ 3D 处理器@@。

世界不是@@平的@@@@，晶体管@@需要@@运行的@@地方也不是@@平的@@@@。韩国工程师最近@@使用砷化铟镓在@@塑料上@@制造了高@@性能@@逻辑晶体管@@@@，弯曲半径仅为@@ 4 毫米时@@几乎不会受到@@影响@@。伊利诺伊州和@@英格兰的@@工程师已经制造出既经济又可弯曲的@@微控制器@@。

当@@您需要@@将@@@@计算隐藏在@@众目睽睽之下时@@@@，请使用透明晶体管@@@@。中@@国福州的@@研究人员最近@@使用有@@机半导体薄膜晶体管@@制作了一种透明的@@闪存模拟@@物@@。日本和@@马来西亚@@的@@研究人员生产了能够承受@@ 1,000 伏以上@@@@电压的@@透明金刚石装置@@。

NAND 闪存单元@@可以在@@单个@@设备@@中@@存储多个@@位@@@@。今天@@@@市场@@上@@的@@那些存储每@@个@@@@ 3 或@@ 4 位@@。Kioxia Corp. 的@@研究人员构建了一个@@改进的@@@@ NAND 闪存单元@@，并将@@其浸泡在@@@@ 77 开@@尔文的@@液氮中@@@@。一个@@超冷晶体管@@最多可以存储@@7 位@@数据@@，或@@ 128 个@@不同的@@值@@@@。

2018 年@@，加拿大的@@工程师使用一种算法生成了所有@@可能的@@独特功能性基本电路@@，这些电路只需使用两个@@金属@@氧化物场效应@@晶体管@@即@@可制作@@。电路总数达到@@惊人的@@@@582。将@@范围扩大到@@三个@@晶体管@@@@@@，得到@@了@@ 56,280 个@@电路@@，其中@@@@包括几个@@以前@@不为工程人员所知的@@放大器@@。

一些晶体管@@可以承受超凡脱俗的@@惩罚@@。NASA 格伦研究中@@心构建了@@200 个@@晶体管@@@@碳化硅@@ IC，并在@@模拟@@金星表面环境的@@腔室中@@运行了@@ 60 天@@——460 °C 的@@高@@温@@、行星探测器压碎的@@@@ 9.3 兆帕压力以及@@地狱般的@@行星腐蚀性气氛@@。

晶体管@@

IMEC：2022年@@晶体管@@规模已经达到@@@@1000亿@@个@@@@

judy — Mon, 06 Jun 2022 08:38:54 +0000

在@@半导体行业@@，Intel联合创始人戈登@@·摩尔@@在@@@@1965年@@提出@@的@@摩尔@@定律@@被公认为金科玉律@@，每@@2年@@晶体管@@翻倍的@@说@@法指导者半导体芯片的@@发展@@@@，尽管最近@@十几年@@来@@也有@@说@@法认为已经过时@@了@@，但@@是@@@@它实际上@@@@执行得还不错@@。

比利时@@微电子中@@心@@IMEC公布了一张很有@@趣的@@路线图@@@@@@，对@@比了@@1970年@@到@@现在@@@@2022年@@的@@@@52年@@间中@@@@，处理器@@芯片的@@晶体管@@密度@@变化@@，当@@年@@的@@@@水平只有@@@@1000个@@晶体管@@@@，要知道@@Intel在@@1971年@@推出人类首个@@微处理器@@@@4004时@@也不过@@@@2300个@@晶体管@@@@。

现在@@到@@了@@2022年@@，晶体管@@规模已经达到@@了@@1000亿@@个@@@@，苹果的@@@@M1 Ultra芯片做到@@了@@1140亿@@晶体管@@@@，是@@52年@@前的@@@@1亿@@倍了@@。

1000亿@@晶体管@@@@的@@芯片也不会是@@终点@@，实际上@@@@苹果@@M1 Ultra也不是@@唯一的@@千亿@@芯片怪物了@@，Intel的@@加速卡@@Ponte Vecchio也实现@@1000亿@@+晶体管@@了@@，不过@@Ponte Vecchio是@@由@@多个@@芯片组成的@@@@@@，M1 Ultra其实也不是@@单一芯片@@，也是@@@@2个@@M1 Max芯片组成的@@@@。

再往后@@，Intel等公司还有@@更宏大的@@目标@@，2030年@@将@@实现@@1万亿@@晶体管@@@@的@@创举@@，会通过先进工艺@@RibbonFET、高@@NA EUV光刻机@@、Foveros 3D封装等各种技术@@来实现@@，是@@现有@@芯片的@@@@10倍规模@@，挑战也非常大@@，大家拭目以待吧@@。

文章来源@@@@：快科技@@

科学@@家在@@工程晶体中@@获重大突破@@@@：可让计算机以更低功率运行@@

judy — Mon, 11 Apr 2022 02:44:50 +0000

计算机可能会变得越来越小@@、功能越来越强@@，但@@它们需要@@大量@@的@@能源来运行@@。在@@过去十年@@时@@间中@@@@，美国用于@@@@计算的@@能源总量急剧上@@升并迅速接近其他主要部门@@如@@交通部门@@@@。

于@@当@@地时@@间@@4月@@6日在@@线发表在@@@@《自@@然@@》上@@的@@一项研究中@@@@，加州大学伯克利分校的@@工程师们描述了在@@晶体管@@@@--构成计算机构件的@@微小电子开@@关@@@@--的@@设计@@中@@的@@一项重大突破@@@@，它可以在@@不牺牲速度@@、尺寸或@@性能的@@情况下大大降低@@其能源消耗@@。该@@188足彩外围@@app 被称为@@闸极氧化层@@，其在@@晶体管@@的@@开@@关@@中@@起着关@@键作用@@。

“我们已经能够证明@@，我们的@@闸极氧化层技术@@比市面上@@的@@晶体管@@更好@@，”这项研究的@@论文高@@级@@作者@@@@、加州大学伯克利分校台积电电气工程和@@计算机科学@@特聘教授@@Sayeef Salahuddin说@@道@@，“今天@@@@价值@@数万亿@@美元的@@半导体行业所能做到@@的@@@@--我们基本上@@可以击败他们@@。

据悉@@，这种@@效率的@@提高@@是@@通过一种叫@@做负电容的@@效应@@实现的@@@@，它有@@助于@@减少在@@材料@@中@@储存电荷所需的@@电压@@。Salahuddin在@@2008年@@从@@理论上@@预测了负电容的@@存在@@@@，另外还在@@@@2011年@@首次在@@一个@@铁电晶体中@@展示了这种@@效应@@@@。

这项新研究显示了如@@何在@@一种由@@氧化铪和@@氧化锆的@@分层@@堆叠组成的@@工程晶体中@@实现负电容@@，这种@@晶体非常容易跟先进的@@硅晶体兼容@@。通过将@@这种@@材料@@纳入模型@@晶体管@@@@，该@@研究展示了负电容效应@@如@@何能大大降低@@控制晶体管@@所需的@@电压量并因此@@降低计算机所消耗的@@能源量@@。

Salahuddin表示@@：“在@@过去的@@@@10年@@里@@，用于@@@@计算的@@能源成倍增长已经占到@@世界能源生产的@@个@@位@@数百分比@@，而@@这一增长只是@@线性的@@@@，没有@@尽头@@。通常情况下@@，当@@我们使用电脑和@@手机时@@@@，我们不会想到@@我们正在@@使用多少能源@@。但@@这是@@@@一个@@巨大的@@数量@@@@，而@@且@@它只会上@@升@@。我们的@@目标是@@减少计算的@@这一基本构件的@@能源需求@@，因为@@这将@@降低整个@@系统@@的@@能源需求@@。”

将@@负电容带入现实技术@@@@

最先进的@@笔记本电脑和@@智能手机包含数以百亿@@计的@@微小硅晶体管@@@@，而@@每@@个@@晶体管@@@@都必须通过施加电压来控制@@。栅极@@氧化物是@@一层薄薄的@@材料@@@@，进而@@将@@施加的@@电压转化为电荷@@，然后开@@关@@晶体管@@@@。

负电容可以通过减少实现特定电荷所需的@@电压量来提高@@栅极@@氧化物的@@性能@@。但@@这种@@效果不能在@@任何材料@@中@@实现@@。创造负电容需要@@仔细操纵一种叫@@做铁电性的@@材料@@特性@@，当@@一种材料@@表现出自@@发的@@电场时@@就会出现@@这种@@情况@@。以前@@，这种@@效果只在@@被称为@@过氧化物的@@铁电材料@@中@@实现@@，而@@过氧化物的@@晶体结构@@跟硅不兼容@@。

在@@这项研究中@@@@，研究小组表明@@，通过将@@氧化铪和@@氧化锆结合在@@一个@@被称为@@超晶格的@@工程晶体结构@@中@@@@也可以实现负电容@@，并且还能让铁电性和@@反铁电性同时@@@@存在@@@@。

研究论文的@@共同第@@一作者@@@@、加州大学伯克利分校的@@博士后研究员@@Suraj Cheema表示@@：“我们发现这种@@组合实际上@@@@给我们带来了更好的@@负电容效应@@@@，这表明这种@@负电容现象比原来想象的@@要广泛得多@@。负电容不仅仅发生在@@铁电体跟电介质@@的@@传统画面中@@@@，这也是@@@@过去十年@@来@@研究的@@内容@@。实际上@@@@，你可以通过设计@@这些晶体结构@@来利用@@反铁电性和@@铁电性@@，从@@而@@使其效果更强@@。”

研究人员发现@@，由@@三个@@氧化锆原子层夹在@@两个@@氧化铪单原子层之间组成的@@超晶格结构@@总厚度不到@@两纳米@@@@，这提供了最佳的@@负电容效应@@@@。由@@于@@@@大多数最先进的@@硅晶体管@@已经使用了由@@二氧化硅上@@面的@@氧化铪组成的@@两纳米@@二氧化锆@@ ，并且由@@于@@@@氧化锆也被用于@@@@硅技术@@@@，这些超晶格结构@@可以很容易地被集成@@到@@先进的@@晶体管@@中@@@@。

为了测试超晶格结构@@作为二氧化锆的@@性能表现@@，该@@团队制作了短通道@@晶体管@@并测试了它们的@@能力@@@@。跟现有@@的@@晶体管@@相比@@@@，这些晶体管@@需要@@的@@电压将@@减少约@@30%，以此同时@@@@还能保持半导体行业的@@基准且不损失可靠性@@。

“我们在@@这种@@类型@@的@@研究中@@经常看到@@的@@一个@@问题是@@@@，我们可以证明材料@@中@@的@@各种现象@@，但@@这些材料@@跟先进的@@计算材料@@不兼容@@，因此@@我们无法将@@好处带到@@真正的@@技术@@中@@@@.这项工作将@@负电容从@@一个@@学术课题转变为@@可以真正用于@@@@先进晶体管@@的@@东西@@。”

文章来源@@@@：cnBeta.COM

晶体管@@

重大突破@@！清华大学@@集成@@电路学院首次实现亚@@@@1纳米@@栅长晶体管@@@@

judy — Fri, 11 Mar 2022 08:12:39 +0000

近日@@，清华大学@@集成@@电路学院任天@@令教授团队在@@小尺寸晶体管@@研究方面取得重大突破@@@@，首次实现了具有@@@@亚@@@@@@1纳米@@栅极@@长度的@@晶体管@@@@，并具有@@@@良好的@@电学性能@@。

图@@1 亚@@1纳米@@栅长晶体管@@@@结构@@示意图@@@@@@

晶体管@@作为芯片的@@核心元器件@@@@，更小的@@栅极@@尺寸能让芯片上@@集成@@更多的@@晶体管@@@@，并带来性能的@@提升@@。

Intel公司创始人之一的@@戈登@@·摩尔@@（Gordon Moore）在@@1965提出@@：“集成@@电路芯片上@@可容纳的@@晶体管@@数目@@，每@@隔@@18-24个@@月@@便会增加一倍@@，微处理器@@的@@性能提高@@一倍@@，或@@价格下降一半@@。”这在@@集成@@电路领域被称为@@@@“摩尔@@定律@@”。

过去几十年@@晶体管@@的@@栅极@@尺寸在@@摩尔@@定律@@的@@推动下不断微缩@@，然而@@@@近年@@来@@@@，随着晶体管@@的@@物理尺寸进入纳米@@尺度@@，造成电子迁移率@@降低@@、漏电流增大@@、静态功耗增大等短沟道@@@@效应@@越来越严重@@，这使得新结构@@和@@新材料@@的@@开@@发迫在@@眉睫@@。

根据@@信息资源词典系统@@@@（IRDS2021）报道@@，目前@@主流工业@@界晶体管@@的@@栅极@@尺寸在@@@@12nm以上@@@@，如@@何促进晶体管@@关@@键尺寸的@@进一步微缩@@，引起了业界研究人员的@@广泛关@@注@@。

图@@2 随着摩尔@@定律@@的@@发展@@@@，晶体管@@栅长逐步微缩@@，本工作实现了亚@@@@1纳米@@栅长的@@晶体管@@@@

学术界在@@极短栅长晶体管@@方面做出了探索@@。任天@@令教授团队巧妙利用@@石墨烯@@薄膜超薄的@@单原子层厚度和@@优异的@@导电性能作为栅极@@@@，通过石墨烯@@侧向@@电场来控制垂直的@@@@MoS2沟道@@的@@开@@关@@@@，从@@而@@实现等效的@@物理栅长为@@0.34nm。通过在@@石墨烯@@表面沉积金属@@铝并自@@然@@氧化的@@方式@@，完成了对@@石墨烯@@垂直方向@@电场的@@屏蔽@@。再使用原子层沉积的@@二氧化铪作为栅极@@介质@@、化学气相沉积的@@单层二维@@二硫化钼薄膜作为沟道@@@@。具体器件@@结构@@@@、工艺流程@@、完成实物图@@如@@下所示@@@@：

图@@3 亚@@1纳米@@栅长晶体管@@@@器件@@工艺流程@@@@，示意图@@@@，表征图@@以及@@实物图@@@@

研究发现@@，由@@于@@@@单层二维@@二硫化钼薄膜相较于@@体硅材料@@具有@@@@更大的@@有@@效电子质量和@@更低的@@介电@@常数@@，在@@超窄亚@@@@1纳米@@物理栅长控制下@@，晶体管@@能有@@效的@@开@@启@@@@、关@@闭@@，其关@@态电流在@@@@pA量级@@，开@@关@@比可达@@105，亚@@阈值@@摆幅约@@117mV/dec。大量@@、多组实验测试数据结果@@也验证了该@@结构@@下的@@大规模应用潜力@@。基于@@工艺计算机辅助设计@@@@（TCAD）的@@仿真结果@@进一步表明了石墨烯@@边缘电场对@@垂直二硫化钼沟道@@的@@有@@效调控@@，预测了在@@同时@@@@缩短沟道@@@@长度条件下@@，晶体管@@的@@电学性能情况@@。这项工作推动了摩尔@@定律@@进一步发展到@@亚@@@@1纳米@@级别@@，同时@@@@为二维@@薄膜在@@未来集成@@电路的@@应用@@提供了参考依据@@。

图@@4 统计目前@@工业@@界和@@学术界晶体管@@栅极@@长度微缩的@@发展@@情况@@，本工作率先达到@@了亚@@@@1纳米@@

上@@述相关@@成果以@@“具有@@@@亚@@@@1纳米@@栅极@@长度的@@垂直硫化钼晶体管@@@@”（Vertical MoS2 transistors with sub-1-nm gate lengths）为题@@，于@@3月@@10日在@@线发表在@@@@国际顶级学术期刊@@《自@@然@@》（Nature）上@@。

文章来源@@@@：清华大学@@

晶体管@@

一键解锁@@！晶体管@@结构@@工艺发展历程@@

judy — Mon, 07 Mar 2022 02:40:15 +0000

从@@人工智能@@（AI）到@@5G、物联网@@@@（IoT）、再到@@自@@动驾驶汽车@@，半导体不知不觉已经成为第@@四次工业@@革命时@@代@@的@@核心技术@@之一@@。随着半导体技术@@的@@先进化和@@复杂化@@，半导体工艺也在@@快速发展@@。

随着下一代@@设备@@越来越小@@，半导体也逐渐小型@@化@@，集成@@度越来越高@@@@，超微工艺技术@@变得更加重要@@。

FinEFT，开@@启@@3D晶体管@@时@@代@@@@

晶体管@@是@@构成半导体的@@主要@@188足彩外围@@app ，起到@@控制电流的@@大小与@@开@@关@@的@@作用@@。其工作原理是@@通过对@@栅极@@@@（Gate）施加电压来控制源极@@@@（Source）和@@漏极@@@@（Drain）之间的@@沟道@@@@（Channel）能否产生有@@效电流@@，从@@而@@使晶体管@@处于@@开@@启@@或@@者关@@闭@@的@@状态@@。

平面@@型@@晶体管@@是@@一个@@平面@@@@（2D）结构@@，栅极@@和@@沟道@@与@@同一个@@表面接触@@。如@@果缩小晶体管@@尺寸@@，那么源极@@和@@漏极@@@@之间的@@距离变近@@，会导致@@栅极@@无法正常工作@@，发生漏电的@@短沟道@@@@效应@@等问题@@@@，因此@@，在@@降低工作电压方面存在@@局限性@@。

为改善这一点@@，一种叫@@“FinFET”的@@三维@@（3D）结构@@工艺技术@@得以开@@发@@。因为@@这种@@结构@@看上@@去像鱼鳍的@@形状@@，所以@@被称为@@鳍式场效@@应晶体管@@@@。栅极@@和@@通道@@间的@@接触面越大@@，效率越高@@@@。FinFET通过采用@@@@3D结构@@，使栅极@@和@@通道@@拥有@@三个@@接触面@@，增大了接触面积@@，提升了半导体性能@@。

新一代@@晶体管@@结构@@@@——GAA

在@@半导体工艺中@@@@，鳍式场效@@应晶体管@@虽一直被使用@@。但@@在@@@@4nm以下@@的@@工艺中@@@@，它存在@@工作电压无法持续降低的@@局限性@@。

为了解决这些问题@@，创建了新一代@@@@3nm GAA（全环绕式栅极@@@@）结构@@。在@@3nm及以下@@超精细电路中@@@@，引入@@GAA结构@@晶体管@@@@，其栅极@@包围着电流流经通道@@的@@四个@@侧面@@，从@@而@@将@@通道@@的@@调节能力最大化@@，能更精准控制电流流动@@@@，实现更高@@@@的@@@@电源效率@@。

MBCFET™（多桥通道@@场效晶体管@@@@）是@@一种改进的@@@@GAA结构@@。它改进了横截面直径约为@@1nm的@@线形通道@@@@，提升了获取足够电流的@@能力@@@@。

与@@7nm FinFET相比@@，MBCFET™能将@@晶体管@@体积减少@@45%，还能根据@@特性调节纳米@@片@@@@（nanosheet）宽度@@，因而@@具有@@@@很高@@的@@设计@@灵活性@@。此外@@，它与@@@@FinFET工艺高@@度兼容@@，能充分利用@@现有@@设施和@@制造技术@@@@。

文章来源@@@@：三星@@半导体@@

晶体管@@

利用@@ HEMT 和@@ PHEMT 改善无线通信@@电路中@@的@@增益@@、速度和@@噪声@@

judy — Fri, 04 Mar 2022 06:42:23 +0000

本文转载自@@@@： Cadence楷登@@PCB及封装资源中@@心@@

本文要点@@

高@@电子迁移率@@晶体管@@@@ (High electron mobility transistors ，HEMT) 和@@伪高@@电子迁移率@@晶体管@@@@@@ (pseudomorphic high electron mobility transistors ，PHEMT) 因其独特的@@@@、可提高@@性能@@的@@特点@@而@@大受欢迎@@

在@@ HEMT 结构@@中@@@@，高@@电子迁移率@@是@@由@@于@@@@掺杂的@@宽带半导体与@@未掺杂的@@窄带隙半导体并列在@@一起造成的@@@@

HEMT 和@@ PHEMT 常见于@@移动电话@@、卫星电视接收器@@、雷达和@@低噪声放大器@@。

用于@@@@无线通信@@放大器和@@转换器的@@有@@源器件@@需要@@具备高@@增益@@、高@@速度和@@低噪声的@@特点@@@@。当@@用于@@@@放大器和@@转换器的@@@@188足彩外围@@app 表现出这些增强的@@特性时@@@@，系统@@的@@性能会自@@动提升@@。

在@@毫米波频段的@@射频和@@微波通信系统@@中@@@@，高@@电子迁移率@@晶体管@@@@ (HEMT) 和@@伪高@@电子迁移率@@晶体管@@@@@@ (PHEMT) 因其高@@功耗附加效率@@、出色的@@噪声表现@@、高@@开@@关@@速度@@和@@独特的@@电流@@-电压特性而@@被广泛使用@@。这些特性使@@ HEMT 和@@ PHEMT 能够在@@广泛的@@应用@@中@@提高@@设计@@性能@@。

HEMT 和@@ PHEMT 的@@结构@@@@和@@操作@@

HEMT 和@@ PHEMT 都是@@场效应@@晶体管@@@@ (FET) 的@@一种变体@@，适用于@@@@单片@@微波集成@@电路@@ (MMIC) 的@@制造@@。HEMT 和@@ PHEMT 结构@@将@@移动载流子与@@掺杂离子物理隔离@@，并防止光学声子和@@离子化杂质造成潜在@@的@@散射问题@@。

让我们深入了解一下@@ HEMT 和@@ PHEMT 的@@结构@@@@。

HEMT 和@@ PHEMT 用于@@@@提高@@手机的@@性能@@

HEMT 的@@结构@@@@

发明@@ HEMT 的@@初衷是@@在@@室温下的@@半导体器件@@中@@获得高@@电子迁移率@@@@。在@@ HEMT 中@@用@@ AlxGa1-xAs/GaAs 量子阱异质结构@@实现的@@高@@电子迁移率@@迅速取代@@了无线通信@@电路中@@的@@金属@@半导体@@ FET (MESFET)，因为@@后者的@@电子迁移率@@即@@使在@@较高@@的@@掺杂水平下也十分有@@限@@。

在@@ HEMT 结构@@中@@@@，高@@电子迁移率@@是@@由@@于@@@@掺杂的@@宽带半导体与@@未掺杂的@@窄带隙半导体并列在@@一起造成的@@@@。这种@@具有@@@@不同带隙的@@两种材料@@的@@结构@@@@形成了异质结@@，在@@掺杂区有@@一个@@通道@@@@。这种@@ HEMT 也被称为@@异质结构@@@@ FET (HFET) 或@@调制掺杂@@ FET (MODFET)。

当@@两个@@不同带隙和@@掺杂水平的@@半导体被整合到@@一个@@器件@@的@@结构@@@@中@@@@时@@@@，电子会向@@能量较低的@@窄带隙材料@@移动@@。这种@@电荷转移受到@@电子和@@供体离子之间电场的@@排斥@@，并倾向@@于@@改变带电位@@@@。

载流子被限制在@@窄带隙未掺杂材料@@的@@三角量子阱区域@@，该@@区域紧邻宽带隙掺杂材料@@@@。量子阱区域的@@薄度创造了自@@由@@载流子的@@二维@@电子气@@ (2DEG)。

在@@这个@@二维@@电子气中@@@@，没有@@其他供体电子@@，因此@@，该@@区域的@@电子迁移率@@非常高@@@@。这种@@异质结构@@有@@助于@@在@@@@ HEMT 中@@实现较高@@的@@电子迁移率@@@@。

在@@ HEMT 结构@@中@@@@使用的@@两种半导体@@，其晶格常数或@@原子间的@@间距相同@@@@。如@@果晶格常数不匹配@@，就会导致@@传导带不连续@@、深层陷阱@@，并最终导致@@@@ HEMT 性能下降@@。

异质结处传导带轻微的@@不连续现象和@@@@ 2DEG 之间缺失的@@势垒只限制了通道@@中@@的@@少数电子@@，导致@@ HEMT 额定电流较低@@。

PHEMT 的@@结构@@@@

为了克服@@ HEMT 的@@缺点@@，可以在@@通道@@和@@基板@@之间引入@@一个@@势垒@@。为此@@，可以在@@砷化镓@@ (GaAs) 缓冲器和@@供应层之间建立一个@@赝晶砷化镓@@ (InGaAs) 通道@@。这种@@结构@@上@@的@@改变将@@@@ HEMT 转变为@@了@@ PHEMT。GaAs 缓冲器和@@供应层之间的@@@@ InGaAs 通道@@将@@@@ HEMT 转变为@@ PHEMT。PHEMT 技术@@允许用带隙差异较大的@@材料@@来制造@@ HEMT 器件@@。

HEMT 的@@应用@@

得益于@@氮化镓@@/氮化铝@@（GaN/AlGaN） HEMT 的@@进展@@，HEMT 器件@@可以用于@@@@高@@电压@@、高@@电流和@@低导通@@电阻电路@@。

与@@基于@@硅和@@砷化镓的@@器件@@相比@@@@，基于@@氮化镓的@@@@ HEMT 器件@@表现出了特殊性能@@，如@@更高@@@@的@@击穿电压@@、饱和@@电子漂移速度@@、热导率@@、功耗密度和@@更宽的@@带宽@@。

HEMT 188足彩外围@@app 的@@用途@@

当@@今的@@@@ HEMT 188足彩外围@@app 坚固耐用@@、性能可靠@@，可用于@@@@高@@压和@@高@@温应用@@。它们经常出现@@在@@商业@@、军事@@、汽车以及@@航空航天@@工业@@应用中@@的@@高@@电压和@@高@@功耗转换器中@@@@。

由@@于@@@@ 2DEG 中@@的@@电子碰撞较少@@，HEMT 器件@@的@@噪声系数非常低@@，使它们非常适合于@@在@@高@@达@@ 100GHz 的@@频率范围内工作的@@低噪声放大器电路@@、振荡器和@@混合器@@。由@@于@@@@ HEMT 和@@ PHEMT 具备低噪声@@、高@@开@@关@@速度@@和@@高@@频性能@@，也常被用在@@射频通信系统@@中@@的@@@@ MMIC 上@@。常见的@@应用@@领域还包括高@@速数据网@@络通信系统@@@@、广播@@接收器和@@雷达中@@使用的@@电路@@。

现代@@无线通信@@系统@@需要@@高@@功耗密度的@@放大器@@、振荡器和@@混频器@@，同时@@@@成本要低@@。在@@各种行业中@@@@，为了获得卓越性能@@，需要@@利用@@高@@频运行的@@射频和@@微波电路提供高@@增益@@、高@@效率和@@低噪声特性@@。HEMT 和@@ PHEMT 是@@满足这些标准的@@创新半导体@@188足彩外围@@app 。如@@果您的@@目标是@@提供稳健可靠的@@电路@@，并改善增益@@、速度和@@噪声@@特性@@，可以考虑在@@无线通信@@电路中@@用@@@@ HEMTS 和@@ PHEMT 取代@@传统的@@@@ FET，以提高@@性能@@@@。

Ampleon发布增强性能的@@第@@@@3代@@碳化硅基氮化镓晶体管@@@@

judy — Thu, 24 Feb 2022 06:48:13 +0000

频率覆盖范围广并且具有@@@@高@@效率和@@高@@线性度@@

埃赋隆半导体@@（Ampleon）今天@@@@宣布推出两款新型@@宽带碳化硅基氮化镓@@（GaN-on-SiC）高@@电子迁移率@@晶体管@@@@（HEMT），功率等级分别为@@30W的@@CLF3H0060(S)-30和@@100W的@@CLF3H0035(S)-100。这两款高@@线性度器件@@是@@我们最近@@通过认证并投入生产的@@第@@@@3代@@GaN-SiC HEMT工艺的@@首发产品@@@@。

这些器件@@提供了低偏@@置下的@@宽带高@@线性度特性@@，从@@而@@提高@@了@@宽带线性度水平@@（在@@5dB时@@三阶互调低于@@@@@@-32dBc；在@@2:1带宽上@@从@@饱和@@功率回退@@8dB时@@则@@低于@@@@@@-42dBc）。宽带线性对@@于@@@@当@@今国防电子设备@@中@@所部署的@@频率捷变无线电至@@关@@重要@@，后者用于@@@@处理多模通信波形@@（从@@FM信号@@一直到@@高@@阶@@QAM信号@@）并同时@@@@应用对@@抗信道的@@情况@@。这些要求苛刻的@@应用@@需要@@晶体管@@本身具有@@@@更好的@@宽带线性度@@。根据@@市场@@反馈@@，埃赋隆半导体@@的@@第@@@@3代@@GaN-on-SiC HEMT晶体管@@可满足这些扩展的@@宽带线性度要求@@。

此外@@，这两款第@@@@3代@@晶体管@@还采用@@了增强散热封装以实现可靠运行@@，并为@@30W器件@@提供高@@达@@15:1的@@极耐用的@@@@VSWR耐受能力@@。该@@耐用性还可扩展到@@@@A类放大器工作模式@@。这在@@具有@@@@饱和@@栅极@@条件下@@，同时@@@@要在@@扩展频率范围内在@@宽动态范围内保持线性度的@@仪器应用中@@很常见@@。埃赋隆半导体@@的@@第@@@@3代@@GaN-on-SiC HEMT晶体管@@为宽带应用的@@高@@线性@@GaN技术@@设立了新标准@@，同时@@@@保持了出色的@@散热性能和@@耐用性@@。

欲了解有@@关@@埃赋隆半导体@@最新@@50V第@@3代@@GaN-on-SiC射频功率晶体管@@的@@更多信息@@，敬请访问@@@@：CLF3H0060(S)-30、CLF3H0035(S)-100。

这些晶体管@@可直接从@@埃赋隆半导体@@或@@其授权分销商@@RFMW和@@得捷电子@@@@（Digi-Key）购买@@。采用@@ADS和@@MWO的@@大信号@@模型@@可从@@埃赋隆半导体@@的@@网@@站下载@@。

关@@于@@埃赋隆半导体@@@@（Ampleon）：

埃赋隆半导体@@创立于@@@@2015年@@，在@@射频功率领域拥有@@@@50年@@的@@@@领导地位@@@@。本公司通过基于@@先进@@LDMOS和@@GaN技术@@的@@高@@频应用创新@@，让世界变得更美好@@。埃赋隆半导体@@在@@全球拥有@@超过@@@@1,600名员工@@，致力通过密切的@@合作伙伴关@@系@@、创新和@@出色的@@执行@@，使客户能够成功地使用射频电源产品@@@@。其创新而@@又一致的@@产品@@组合@@，4G LTE和@@5G NR基础设施@@、工业@@、科学@@、医疗@@、广播@@、航空航天@@和@@国防应用@@。欲了解更多有@@关@@该@@射频功率领域全球领先合作伙伴的@@详细信息@@，请访问@@ www.ampleon.com。

双极结型@@晶体管@@@@——MOSFET的@@挑战者@@

judy — Fri, 07 Jan 2022 03:51:12 +0000

作者@@:儒卓力标准产品@@产品@@经理@@Thomas Bolz

数字开@@关@@通常使用@@MOSFET来创建@@，但@@是@@@@对@@于@@@@低饱和@@电压的@@开@@关@@模型@@@@，双极结型@@晶体管@@@@已成为不容忽视的@@替代@@方案@@。对@@于@@@@低电压和@@低电流的@@应用@@@@，它们不仅可以提供出色的@@电流放大效果@@，还具有@@@@成本优势@@。

双极结型@@晶体管@@@@可为移动设备@@提供更长的@@使用寿命@@。

图@@：IBPhotography/Shutterstock

在@@负载开@@关@@应用中@@@@，晶体管@@需要@@精确地放大基极@@电流@@，使输出电压接近零@@，以便仅测量晶体管@@的@@饱和@@电压@@。MOSFET通常用于@@@@这项用途@@，因为@@它们不需要@@任何底层控制器作为电压控制组件@@。另一方面@@@@，双极结型@@晶体管@@@@(BJT)是@@需要@@能够连续传输电流的@@底层控制器的@@电流控制组件@@。

不过@@，具有@@@@更高@@@@的@@@@电流增益@@(hFE)和@@更低的@@饱和@@电压@@(VCEsat)的@@双极结型@@晶体管@@@@可以实现更低的@@基极@@电流@@。它们较高@@的@@电流增益@@降低了基极@@电流的@@要求@@，由@@此可以由@@单片@@机直接开@@关@@@@。例如@@@@，如@@果晶体管@@需要@@传导@@1 A电流并且电流增益为@@100，则@@基极@@电流至@@少需要@@@@10 mA，以确保晶体管@@饱和@@@@。如@@果晶体管@@可以提供@@500的@@电流增益@@，则@@2 mA电流就足够了@@。

而@@且@@，双极结型@@晶体管@@@@还可通过基极@@偏@@置电阻器和@@基极@@@@-发射极@@电压@@(VBE)大大减少损耗@@。如@@果晶体管@@用作低频开@@关@@@@，则@@较低的@@饱和@@压降可以减少集电极@@@@-发射极@@的@@功耗@@，并在@@标准化芯片表面上@@实现更高@@@@的@@@@集电极@@电流@@@@(IC)。

因此@@，对@@于@@@@全导通@@状态@@，低饱和@@电压双极结型@@晶体管@@@@只需要@@@@0.3至@@0.9 V的@@低基极@@@@-发射极@@电压@@，非常适合低压开@@关@@应用@@。控制电压适用于@@@@整个@@工作温度范围@@。

如@@果双极结型@@晶体管@@@@用作饱和@@开@@关@@@@，还会影响集电极@@区域的@@电导率@@，从@@而@@在@@饱和@@时@@大幅降低集电极@@@@-发射极@@的@@电阻@@(RCE(sat))。MOSFET则@@不具有@@@@这种@@电导率影响@@，但@@这确实增加了基极@@的@@反向@@恢复时@@间@@，意味着开@@关@@周期变得更长@@。

由@@于@@@@渡越频率的@@缘故@@，双极结型@@晶体管@@@@只能用于@@@@涉及几百@@kHz频率的@@应用@@@@。使用渡越频率除以电流增益因数@@则@@产生截止频率@@。这被定义为电流增益降至@@@@–3 dB的@@阈值@@@@(即@@0.707因数@@)。因此@@在@@应用中@@与@@截止频率保持一定距离是@@很重要的@@@@。

延长移动设备@@的@@使用寿命@@

由@@于@@@@低饱和@@电压双极结型@@晶体管@@@@具有@@@@高@@增益性能@@，其效率也比常规的@@@@BJT和@@MOSFET更高@@@@，因此@@当@@与@@基极@@电阻器结合使用时@@@@，它们可以替代@@@@MOSFET和@@肖特基二极管@@。这样提供了更长的@@电池充电使用寿命和@@降低的@@组件成本优势@@，尤其是@@@@在@@@@移动和@@@@/或@@电池供电应用@@(例如@@@@电动牙刷@@、剃须刀或@@手持式搅拌器@@)中@@。相比@@ESD容限超过@@@@8,000 V的@@MOSFET，双极结型@@晶体管@@@@对@@静电放电@@(ESD)的@@敏感性要低得多@@，并且它们还具有@@@@防止电压尖峰的@@内部保护功能@@。

晶体管@@的@@增益随着温度的@@升高@@而@@进一步增加@@。同时@@@@，在@@最大允许基极@@电流下@@，基极@@-发射极@@电压@@相对@@于@@@@正向@@电压@@(VBE(sat))的@@占比减小了@@。结果@@，对@@于@@@@BJT，饱和@@时@@的@@集电极@@@@-发射极@@电阻@@(RCE(sat))低于@@@@相近@@MOSFET的@@导通@@电阻@@(RDS(on))。与@@芯片表面积相同@@的@@@@MOSFET相比@@，BJT在@@较高@@的@@电流密度和@@@@/或@@在@@连续电流下产生的@@热量也较少@@。

同样@@，在@@给定的@@负载电流下@@，饱和@@电压仍与@@功率损耗成比例@@。因此@@，低饱和@@电压双极结型@@晶体管@@@@具有@@@@较低的@@功率损耗@@@@，从@@而@@降低了散热需求@@。考虑到@@总体功率损耗@@，控制基极@@所产生的@@损耗是@@不容忽视的@@@@。当@@使用具有@@@@较高@@增益的@@低饱和@@电压双极结型@@晶体管@@@@时@@@@，它们也比较低@@。

双极结型@@晶体管@@@@的@@另一个@@优点是@@它们可以在@@两个@@方向@@上@@截止@@，从@@而@@无需额外的@@反并联@@MOSFET。BJT晶体管@@也更便宜@@，相比@@MOSFET具有@@@@明显的@@成本优势@@。

高@@开@@关@@性能@@

BJT可以提供优于@@最大允许功率损耗很多倍@@的@@开@@关@@性能@@，因为@@作为开@@关@@工作的@@晶体管@@具有@@@@两个@@固定的@@工作点@@。如@@果足够的@@基极@@电流流入第@@一个@@@@，将@@导致@@集电极@@电流@@闭合开@@关@@@@，这个@@开@@关@@两端仅存在@@残余电压降@@。由@@于@@@@第@@二工作点的@@基极@@电流为零@@，因此@@具有@@@@全部工作电压的@@晶体管@@用作阻断@@。两个@@工作点之间的@@过渡非常快速@@。这样可以将@@负载线放置在@@适当@@的@@位@@置@@，使得从@@导通@@到@@受阻晶体管@@@@(反之亦然@@)的@@过渡足够快速以穿过功率损耗双曲线@@，且不会发生得太频繁@@。固定工作点仅需位@@于@@双曲线的@@下方@@。

由@@于@@@@BJT能够在@@线性范围内进行非常快速的@@开@@关@@运作@@，并提供具有@@@@高@@电流密度的@@高@@脉冲电流@@，因此@@它们适合用作控制@@MOSFET的@@驱动器@@。相比@@专用@@IC驱动器解决方案@@，这可以减小尺寸并降低成本@@。

Diodes的@@45 V NPN小信号@@双极结型@@晶体管@@@@@@BC847BFZ相比@@同类@@DFN1006、SOT883和@@SOT1123组件体积减小@@40%，并具有@@@@更高@@@@的@@@@性能@@。

图@@源@@：Diodes

小组件@@、高@@性能@@

低饱和@@电压双极结型@@晶体管@@@@通常在@@@@SOT封装中@@具有@@@@@@12至@@100 V的@@最大集电极@@@@-发射极@@电压@@(VCEO)和@@高@@达几安培的@@集电极@@电流@@@@。目前@@，世界上@@最小的@@双极结型@@晶体管@@@@采用@@了@@Diodes的@@DFN0606-3超小型@@封装@@。45 V NPN小信号@@双极结型@@晶体管@@@@@@BC847BFZ的@@占位@@面积仅为@@0.36 mm2，高@@度仅为@@0.4 mm，相比@@相近的@@@@DFN1006、SOT883和@@SOT1123组件体积减小@@了@@40%，并且性能优于@@外形更大的@@相近晶体管@@产品@@@@。这是@@@@因为@@无铅封装允许实现更高@@@@的@@@@功率密度@@，而@@热性能为@@135°C/W。Diodes的@@产品@@模型@@允许低压应用实现低于@@@@@@1 V的@@电压开@@关@@操作@@，可让移动设备@@以最小的@@功率完全开@@启@@@@。它们具有@@@@@@100 mA的@@集电极@@电流@@和@@@@925 mW的@@功率损耗@@，特别适合智能手表@@、健身工具等可穿戴设备@@@@，以及@@智能手机和@@平板电脑等其他消费类设备@@@@。相对@@应的@@@@PNP晶体管@@产品@@是@@@@BC857BZ。

结论@@

对@@于@@@@许多电路应用而@@言@@，具有@@@@低饱和@@电压的@@@@BJT不仅可以替代@@@@MOSFET，而@@且@@还具有@@@@许多优势@@——例如@@@@导通@@电阻低@@、控制电压低于@@@@@@1 V、具有@@@@出色的@@温度稳定性以及@@对@@@@ESD不敏感@@。由@@于@@@@BJT可以在@@两个@@方向@@上@@阻断电流@@，因此@@可以省去第@@二个@@@@MOSFET。低饱和@@电压双极结型@@晶体管@@@@的@@功率损耗@@和@@产生的@@热量输出较低@@，而@@且@@价格也比较低@@。