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半导体后端工艺@@｜第四篇@@：了解不同类型的@@半导体封装@@@@@@（第二部分@@）

judy — Mon, 29 Jan 2024 02:39:24 +0000

在@@本系列第三篇@@文章中@@@@，我们介绍了传统@@封装@@和@@晶圆@@级@@@@（Wafer-Level）封装@@，本篇文章将@@继续介绍将@@多个封装@@和@@组件整合到单个产品中@@的@@封装@@@@技术@@@@。其中@@@@，我们将@@重点介绍封装@@堆叠@@技术@@和@@系统级封装@@@@@@（SiP）技术@@，这两项技术@@都有助减小封装@@体积@@，提高封装@@工艺效率@@。

1. 堆叠封装@@@@ (Stacked Packages)

想象一下@@，在@@一个由@@多栋低层楼房组成的@@住宅综合体内@@，若要容纳数千名居民@@，则需要占据非常大的@@面积才能满足需求@@。然而@@，一栋摩天大楼就能容纳同样数量的@@居民@@。这个例子清楚地说明了堆叠封装@@@@具备的@@一大优势@@。相对于将@@多个封装@@水平分布在@@较大面积的@@产品@@，由@@堆叠封装@@@@@@（Stacked Package）组成的@@产品可以在@@减小体积的@@同时@@进一步提高性能@@。除了作为一种重要封装@@技术@@@@，堆叠封装@@@@还是产品开发过程中@@采用@@的@@一种基本方法@@。

过去@@，产品往往在@@一个封装@@体内只封装@@一个芯片@@@@，但现在@@可以开发涵盖多种不同功能的@@多芯片封装@@或@@将@@多个存储器@@芯片集成到容量更大的@@单个封装@@中@@@@。此外@@，系统级封装@@@@可将@@多个系统组件整合在@@单个封装@@体内@@。这些@@技术@@的@@问世使@@半导体公司能够在@@打造高附加值产品的@@同时@@@@，满足多样化的@@市场需求@@。

图@@1：堆叠封装@@@@方法的@@分类@@（ⓒ HANOL出版社@@）

如图@@@@1所示@@，基于不同的@@开发技术@@@@，堆叠封装@@@@可分为三大类@@：1）通过垂直堆叠封装@@@@体而形成的@@封装@@@@堆叠@@@@；2）使@@用@@引线键合技术@@将@@不同芯片堆叠@@在@@单个封装@@体内的@@芯片叠层封装@@@@；及@@3）使@@用@@硅通孔@@@@（TSV）¹技术@@替代传统@@引线键合技术@@实现内部电气互连@@的@@芯片叠层封装@@技术@@@@。每种堆叠封装@@@@技术@@都具有不同的@@特点@@、优势和@@局限性@@，这将@@决定它们在@@未来的@@应用@@@@。

¹ 硅通孔@@（TSV，Through Silicon Via）：一种可完全穿过硅裸片@@或@@晶圆@@实现硅片堆叠的@@垂直互连@@通道@@。

封装@@堆叠@@（Package Stacks）

封装@@堆叠@@通过垂直堆叠封装@@@@体来实现@@。因此@@，其优缺点与芯片叠层封装@@正好相反@@@@。封装@@堆叠@@方法将@@完成测试的@@封装@@@@体相堆叠@@，在@@某个封装@@体测试不合格时@@，可轻松地将@@其替换为功能正常的@@封装@@@@体@@。因而@@，其测试良率相比芯片叠层封装@@更高@@。然而@@，封装@@堆叠@@尺寸较大且信号路径较长@@，这导致其电气特性可能要劣于芯片叠层封装@@@@。

最常见的@@一种封装@@堆叠@@技术@@便是叠层封装@@@@（PoP），它被广泛应用@@于@@移动设备中@@@@。对于针对移动设备的@@叠层封装@@@@，用于@@上下层封装@@的@@芯片类型和@@功能可能不同@@，同时@@可能来自不同芯片制造商@@。

通常@@，上层封装@@体主要包括@@由@@半导体存储器@@公司生产的@@存储器@@芯片@@，而下层封装@@体则包含带有移动处理器的@@芯片@@，这些@@芯片由@@无晶圆@@厂的@@设计公司设计@@，并由@@晶圆@@代工厂及@@外包半导体组装和@@测试@@（OSAT）设施生产@@。由@@于@@封装@@体由@@不同厂家生产@@，因此@@在@@堆叠前需进行质量检测@@。即@@使@@在@@堆叠后出现缺陷@@，只需将@@有缺陷的@@封装@@@@体替换成新的@@封装@@@@体即@@可@@。因此@@封装@@堆叠@@在@@商业层面具有更大益处@@。

芯片堆叠@@（Chip Stacks）- 引线键合芯片叠层封装@@@@ (Chip Stacks With Wire Bonding）

将@@多个芯片@@封装@@在@@同一个封装@@体内时@@，既可以将@@芯片垂直堆叠@@，也可以将@@芯片水平连接至电路板@@@@。考虑到水平布局可能导致封装@@尺寸过大@@，因而@@垂直堆叠成为了首选方法@@。相比封装@@堆叠@@@@，芯片堆叠@@封装@@尺寸更小@@，且电信号传输路径相对更短@@，因而@@电气特性更优@@。然而@@，若在@@测试中@@发现某个芯片@@存在@@缺陷@@，则整个封装@@体就会报废@@。鉴于此@@，芯片堆叠@@封装@@的@@测试良率较低@@。

在@@芯片堆叠@@封装@@中@@@@，要想提高存储器@@容量@@，就需要在@@单一封装@@中@@堆叠更多的@@芯片@@。因而@@，可将@@多个芯片@@集成在@@同一封装@@体内的@@技术@@应运而生@@。但与此同时@@@@，人们不希望封装@@厚度随着堆叠芯片数量的@@增加而变厚@@，因此@@致力于开发能够限制封装@@厚度的@@技术@@@@。要做到这一点@@，就需要减少芯片和@@基板@@（Substrate）等可能影响封装@@厚度的@@所有组件的@@厚度@@，同时@@缩小最上层芯片和@@封装@@上表面之间的@@间隙@@。这给封装@@工艺带来了诸多挑战@@，因为芯片越薄越易于损坏@@。因此@@，目前@@的@@封装@@@@工艺正致力于克服这些@@挑战@@。

硅通孔@@（TSV）- 硅通孔@@芯片叠层封装@@@@（Chip Stacks With TSV）

硅通孔@@是一种通过在@@硅片上钻孔来容纳电极的@@芯片堆叠@@技术@@@@。相比采用@@传统@@引线方法实现芯片与芯片@@（Chip-to-Chip）互连@@或@@芯片与基板@@（Chip-to-Substrate）互连@@，硅通孔@@通过在@@芯片上@@钻孔并填充金属等导电材料来实现芯片垂直互连@@@@。尽管使@@用@@硅通孔@@@@进行堆叠时使@@用@@了芯片级工艺@@，但却采用@@晶圆@@级工艺在@@芯片正面和@@背面形成硅通孔@@和@@焊接凸点@@@@（Solder Bump）。由@@此@@，硅通孔@@被归类为晶圆@@级封装@@@@技术@@@@。

图@@2：使@@用@@硅通孔@@@@技术@@的@@芯片剖面图@@@@（ⓒ HANOL出版社@@）

硅通孔@@封装@@的@@主要优势在@@于性能优越且封装@@尺寸较小@@。如图@@@@2所示@@，使@@用@@引线键合的@@芯片堆叠@@封装@@利用引线连接至各个堆叠芯片的@@侧面@@。由@@于@@堆叠芯片以及@@@@连接引脚@@@@（Pin）的@@数量增加@@，引线变得更加复杂@@，而且@@也需要更多空间来容纳这些@@引线@@。相比之下@@，硅通孔@@芯片堆叠@@则不需要复杂的@@布线@@，因而@@封装@@尺寸更小@@。

正如上一篇文章所介绍@@，倒片@@封装@@@@（Flip Chip）具有良好的@@电气特性@@，原因有以下几点@@：其更易在@@理想位@@置形成输入@@/输出@@（I/O）引脚@@；引脚@@数量增加@@；电信号传输路径较短@@。基于同样的@@原因@@，硅通孔@@封装@@也具有良好的@@电气特性@@@@。当@@从一个芯片@@向其下方的@@芯片发送@@电信号时@@，硅通孔@@封装@@使@@得信号能够直接向下传输@@。相反@@，如果使@@用@@引线键合封装@@@@，则信号会先向下传输至基板@@，随后再向上传输至芯片@@，因而@@信号传输路径要长得多@@。如图@@@@2所示@@的@@引线芯片堆叠@@@@，芯片中@@心无法进行引线连接@@。相反@@，硅通孔@@封装@@可在@@芯片中@@心钻孔@@，形成电极@@，并与其他芯片连接@@。与引线连接不同@@，硅通孔@@封装@@可大幅增加引脚@@数量@@。

高宽带存储器@@@@（HBM）采用@@一种全新的@@@@DRAM架构@@，这种架构@@借助硅通孔@@技术@@来增加引脚@@数量@@。通常@@，在@@DRAM规范中@@@@，“X4”表示@@有四个引脚@@用于@@发送@@信息@@@@，或@@可以同时@@从@@DRAM发送@@4位@@（bit）信息@@。相应地@@，X8表示@@8位@@，X16表示@@16位@@，以此类推@@。增加引脚@@数量有利于同时@@发送@@更多信息@@@@。然而@@，由@@于@@自身局限性@@，引线芯片堆叠@@最多只能达到@@X32，而硅通孔@@堆叠则没有这方面的@@局限性@@，使@@HBM可达到@@x1024。

目前@@，将@@硅通孔@@封装@@用于@@@@DRAM的@@量产存储器@@产品@@，包括@@HBM和@@3D堆叠存储器@@@@（3DS）。前者用于@@图@@形@@、网@@络和@@高性能计算@@（HPC）应用@@，而后者则主要用作@@DRAM存储器@@模块@@。

图@@3：使@@用@@HBM的@@2.5D封装@@（ⓒ HANOL出版社@@）

HBM并非一种全封装@@产品@@，而是一种半封装@@产品@@。当@@HBM产品被送到系统半导体制造商那里时@@，系统半导体制造商会使@@用@@中@@介层@@@@2构建一个@@2.5D封装@@3，将@@HBM与逻辑芯片@@并排排列@@，如图@@@@3所示@@。由@@于@@2.5D封装@@中@@的@@基板无法提供用于@@支持@@HBM和@@逻辑芯片@@@@的@@所有输入@@/输出@@引脚@@的@@焊盘@@@@（Pads），因此@@需要使@@用@@中@@介层@@来形成焊盘@@和@@金属布线@@，从而容纳@@HBM和@@逻辑芯片@@@@。然后@@，再将@@这些@@中@@介层@@与基板连接@@。这些@@2.5D封装@@被认为是一种系统级封装@@@@@@。

同样采用@@硅通孔@@封装@@的@@产品还有@@3DS DRAM，这是一种在@@@@PCB板上@@安装球栅阵列@@封装@@@@@@（BGA）4的@@内存模块@@。尽管服务器中@@的@@@@DRAM存储器@@模块@@需要高速传输和@@大容量存储@@，但使@@用@@引线键合的@@芯片堆叠@@封装@@因其速度局限性而无法满足这些@@要求@@。鉴于此@@，服务器等高端系统往往使@@用@@由@@硅通孔@@芯片堆叠@@封装@@构成的@@模块@@。

²中@@介层@@（Interposer）：用于@@2.5D配置中@@的@@裸片@@之间又宽又快的@@电信号管道@@。

³ 2.5D封装@@（2.5D package）：2.5D和@@3D封装@@在@@每个封装@@中@@包含多个集成电路@@。在@@2.5D结构中@@@@，两个或@@多个有源半导体芯片@@（Active Semiconductor Chips）并排排列在@@硅中@@介层@@上@@。在@@3D结构中@@@@，有源芯片通过裸片@@垂直堆叠的@@方式集成在@@一起@@。

⁴ 球栅阵列@@封装@@@@（BGA）：一种表面贴装芯片封装@@@@，使@@用@@锡球作为其连接器@@。

2. 系统级封装@@@@（SiP）

由@@HBM和@@逻辑芯片@@@@构成的@@封装@@@@属于系统级封装@@@@@@。顾名思义@@，系统级封装@@@@是指在@@单个封装@@体中@@集成一个系统@@。然而@@，完整的@@系统还需包括@@传感器@@、模拟数字@@（A/D）转换器@@、逻辑芯片@@、存储芯片@@、电池和@@天线等组件@@，但就目前@@的@@技术@@发展水平而言@@，还无法将@@所有这些@@系统组件集成到单个封装@@体内@@。因此@@，研究人员正致力于不断开发针对这一领域的@@封装@@@@技术@@@@，而当@@前的@@系统级封装@@@@是指在@@单个封装@@体内集成部分系统组件@@。例如@@，使@@用@@HBM的@@封装@@@@将@@@@HBM和@@逻辑芯片@@@@集成到单个封装@@体内@@，形成一个系统级封装@@@@@@。

不同于系统级封装@@@@@@，系统级芯片@@（SoC）在@@芯片级实现系统功能@@。换言之@@，在@@同一个芯片@@上实现多个系统功能@@。例如@@，目前@@大多数处理器都在@@芯片内集成了静态@@RAM（SRAM）存储器@@，可同时@@在@@单个芯片@@上实现处理器的@@逻辑功能和@@@@SRAM的@@存储功能@@。因此@@，这些@@处理器被归类为系统级芯片@@@@。

系统级芯片@@需要将@@多种功能组合到单个芯片@@中@@@@，因此@@开发流程复杂而漫长@@。此外@@，如要对已开发出来的@@系统级芯片@@中@@单个@@188足彩外围@@app 的@@功能进行升级@@，则需从头开始对它们进行设计和@@开发@@。而系统级封装@@@@开发起来则更容易也更快@@，这是由@@于@@系统级封装@@@@是通过将@@已开发的@@多个芯片@@和@@器件整合在@@单个封装@@体内来实现@@。由@@于@@芯片本身是单独开发和@@制造@@，即@@使@@器件的@@结构完全不同@@，也很容易将@@它们集成到单个封装@@体内@@。同时@@，如果只需对功能的@@一个方面进行升级@@，则无需从头开发封装@@就可在@@芯片内集成新开发的@@器件@@。然而@@，如果产品将@@被长期大量使@@用@@@@，则相比系统级封装@@@@而言@@，将@@其开发为系统级芯片@@将@@更高效@@，因为系统级封装@@@@需要制造的@@材料更多@@，这会增加封装@@体积@@，只有这样才能将@@多个芯片@@整合到单个封装@@体内@@。

尽管系统级芯片@@和@@系统级封装@@@@之间存在@@各种差异@@，但两者并不是非此即@@彼的@@关系@@。事实上@@，可以将@@两者结合起来@@，以产生协同效应@@。完成系统级芯片@@开发后@@，可将@@其与其他功能芯片封装@@到单个封装@@体内@@，然后@@作为增强型系统级封装@@@@来实现@@。

图@@4：使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@和@@系统级封装@@@@的@@信号传输路径长度比较@@（ⓒ HANOL出版社@@）

在@@对系统级封装@@@@和@@系统级芯片@@的@@性能进行比较时@@，人们原本以为系统级芯片@@在@@单个芯片@@上实现@@，因而@@其电气特性会更优异@@。然而@@，随着芯片堆叠@@技术@@@@（如硅通孔@@技术@@@@）的@@发展@@，系统级封装@@@@的@@电气特性与系统级芯片@@旗鼓相当@@@@。图@@4对使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@和@@系统级封装@@@@的@@信号传输路径进行了比较@@。当@@信号从系统级芯片@@的@@一端传输到对角的@@另一端时@@，将@@系统级芯片@@分为@@9个部分并使@@用@@硅通孔@@@@技术@@进行堆叠时@@，传输路径会短得多@@。

图@@5：芯粒概念图@@@@

除了使@@用@@硅通孔@@@@堆叠的@@系统级封装@@@@因具备各种优势而成为焦点之外@@，近年来一种称为芯粒@@（Chiplets）的@@技术@@也受到了广泛关注@@。如图@@@@5所示@@，这种技术@@按照功能对现有逻辑芯片@@进行拆分@@，并通过硅通孔@@技术@@@@对它们进行连接@@。与单块芯片相比@@，芯粒拥有三大优势@@。

首先@@，芯粒的@@良率较单块芯片有所提高@@。当@@晶圆@@@@（Wafer）上芯片的@@尺寸较大时@@，则晶圆@@良率就会受到限制@@，而缩小芯片尺寸可提高晶圆@@良率@@，从而降低制造成本@@。例如@@，将@@一个直径为@@300毫米的@@晶圆@@切割为@@100或@@1000个芯片@@（裸片@@）。如果在@@晶圆@@加工过程中@@@@，由@@于@@晶圆@@正面平均分布着五种杂质而导致五个芯片@@出现缺陷@@，则切割为@@100个芯片@@的@@产品良率为@@95%，而切割为@@1000个芯片@@的@@产品良率则为@@99.5%。因此@@，包含裸片@@数量越多或@@芯片尺寸越小的@@产品@@，其良率越高@@。鉴于此@@，按照功能对芯片进行拆分@@，并将@@其作为系统级封装@@@@而非系统级芯片@@中@@的@@单个芯片@@@@，有助于提高成本效益@@。

第二个优势是开发流程得到简化@@。对于单个芯片@@而言@@，如需升级芯片功能或@@采用@@最新技术@@@@，则需重新开发整个芯片@@@@。然而@@，如果对芯片进行分割@@，则只需对具有相关功能的@@芯片进行升级或@@使@@用@@最新技术@@对其进行开发即@@可@@，因而@@可缩短开发周期@@，提高工艺效率@@。例如@@，可以针对一些分割芯片采用@@现有的@@@@20纳米@@（nm）技术@@，同时@@针对其他芯片采用@@最新的@@@@10纳米@@以下技术@@@@，以此提高开发效率@@。

第三个优势是可促进技术@@开发集中@@化@@。由@@于@@芯片按照功能进行划分@@，因而@@无需针对每个功能来开发相应的@@芯片@@。只需开发用于@@核心技术@@的@@芯片@@，而其他芯片则可以通过购买或@@外包获取@@，这样企业就可以专注于开发自己的@@核心技术@@@@。

鉴于这些@@优点@@，主要半导体厂商正在@@引入基于芯粒技术@@的@@半导体产品或@@将@@其纳入自身的@@发展@@路线图@@@@。

在@@上一篇文章中@@@@，我们介绍了各种传统@@封装@@和@@晶圆@@级@@封装@@技术@@@@，而本篇文章则对更多封装@@技术@@及@@其不同特点进行了综述@@。目前@@，堆叠封装@@@@和@@系统级封装@@@@技术@@已取得长足发展@@，半导体研究人员将@@继续致力于提高这些@@高质量技术@@的@@能力@@，在@@提高其功能的@@同时@@@@，尽量缩小其占用的@@空间@@。通过生产兼具尺寸@@、功能和@@性能优势的@@封装@@@@产品@@，封装@@工艺的@@效率有望得到进一步提升@@。

本文转载自@@：SK海力士@@

半导体后端工艺@@｜第三篇@@：了解不同类型的@@半导体封装@@@@@@

judy — Mon, 18 Dec 2023 06:47:54 +0000

在@@本系列第二篇文章中@@@@，我们主要了解到半导体封装@@@@的@@作用@@。这些@@封装@@的@@形状和@@尺寸各异@@，保护和@@连接脆弱集成电路的@@方法也各不相同@@。在@@这篇文章中@@@@，我们将@@带您了解半导体封装@@@@的@@不同分类@@，包括@@制造半导体封装@@@@所用材料的@@类型@@、半导体封装@@@@的@@独特制造工艺@@，以及@@@@半导体封装@@@@的@@应用@@案例@@。

半导体封装@@@@的@@分类@@

图@@1为您呈现了半导体封装@@@@方法的@@不同分类@@，大致可以分为两种@@：传统@@封装@@和@@晶圆@@级@@（Wafer-Level）封装@@。传统@@封装@@首先@@将@@晶圆@@切割成芯片@@，然后@@对芯片进行封装@@@@；而晶圆@@级封装@@@@则是先在@@晶圆@@上进行部分或@@全部封装@@@@，之后再将@@其切割成单件@@。

图@@1：半导体封装@@@@方法的@@分类@@（ⓒ HANOL出版社@@）

根据封装@@材料的@@不同@@，传统@@封装@@方法可进一步细分为陶瓷封装@@@@和@@塑料封装@@@@@@。根据封装@@媒介的@@不同@@，塑料封装@@@@又可进一步分为引线框架@@封装@@@@（Leadframe）或@@基板封装@@@@@@（Substrate）。

晶圆@@级封装@@@@方法可进一步细分为四种不同类型@@：1）晶圆@@级芯片封装@@@@（WLCSP），可直接在@@晶圆@@顶部形成导线和@@锡球@@（Solder Balls），无需基板@@；2）重新分配层@@（RDL），使@@用@@晶圆@@级工艺重新排列芯片上的@@焊盘@@位@@置@@1，焊盘@@与外部采取电气连接方式@@；3）倒片@@（Flip Chip）封装@@，在@@晶圆@@上形成焊接凸点@@@@2进而完成封装@@工艺@@；4）硅通孔@@（TSV）封装@@，通过硅通孔@@技术@@@@，在@@堆叠芯片内部实现内部连接@@。

晶圆@@级芯片封装@@@@分为扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP。扇@@入型@@WLCSP工艺将@@导线和@@锡球固定在@@晶圆@@顶部@@，而扇@@出型@@@@WLCSP则将@@芯片重新排列为模塑@@@@3晶圆@@。这样做是为了通过晶圆@@级工艺形成布线层@@，并将@@锡球固定在@@比芯片尺寸更大的@@封装@@@@上@@。

1焊盘@@ （Pad）：一种以电气方式连接至其他媒介的@@通道@@。在@@芯片上@@，焊盘@@通过导线或@@倒片@@凸点与外部实现电气连接@@；在@@基板上@@@@，焊盘@@用于@@芯片之间的@@连接@@。
2焊接凸点@@ （Solder bump）：一种通过倒片@@键合将@@芯片连接到基板的@@导电凸点@@。它还可以将@@球栅阵列@@@@（BGA）或@@芯片尺寸封装@@@@（CSP）连接至电路板@@。
3模塑@@ （Molding）：使@@用@@环氧树脂模塑@@料@@@@（EMC）密封引线键合结构或@@倒装芯片键合结构半导体产品的@@过程@@。

1. 传统@@（ Conventional ）封装@@

塑料封装@@@@：引线框架@@

图@@2：引线框架@@封装@@方法的@@分类@@（ⓒ HANOL出版社@@）

在@@塑料封装@@@@方法中@@@@，芯片被环氧树脂模塑@@料@@@@（EMC）4等塑料材料覆盖@@。引线框架@@封装@@是一种塑料封装@@@@方法@@，采用@@一种被称为引线框架@@的@@金属引线作为基板@@。引线框架@@采用@@刻蚀工艺在@@薄金属板上@@形成布线@@。

4环氧树脂模塑@@料@@（EMC）：一种热固性塑料@@，具有优异的@@机械@@、电绝缘和@@耐温特性@@。环氧树脂模塑@@料@@是一种分子量相对较低的@@树脂@@，能够在@@固化剂或@@催化剂的@@作用下进行三维固化@@。

图@@2呈现了引线框架@@封装@@方法的@@各种分类@@。20世纪@@70年代@@，人们通常@@采用@@双列直插式封装@@@@（DIP）或@@锯齿型单列式封装@@@@（ZIP）等通孔型技术@@@@，即@@，将@@引线插入到印刷电路板@@（PCB）的@@安装孔中@@@@。后来@@，随着引脚@@@@（Pin）数量的@@不断增加@@，以及@@@@PCB设计的@@日趋复杂@@，引线插孔技术@@的@@局限性也日益凸显@@。在@@此背景下@@，薄型小尺寸封装@@@@（TSOP）、四方扁平封装@@@@（QFP）和@@J形引线小外形封装@@@@（SOJ）等表面贴装型技术@@陆续问世@@。对于需要大量输入@@/输出@@（I/O）引脚@@（如逻辑芯片@@@@）的@@产品而言@@，可采用@@四方扁平封装@@@@@@（QFP）等封装@@技术@@@@，将@@引线固定在@@四个边上@@。为了满足系统环境对薄型化封装@@的@@需求@@，薄型四方扁平封装@@@@@@（TQFP）和@@薄型小尺寸封装@@@@也应运而生@@。

随着半导体产品向更高速度迈进@@，支持多层布线的@@基板封装@@@@方法成为主流封装@@技术@@@@。但是@@，TSOP封装@@等引线框架@@封装@@方法因其制造成本较低@@，仍然得到广泛使@@用@@@@。引线框架@@通过在@@金属板上@@冲压或@@刻蚀布线形状制成@@，而基板的@@制造工艺则相对复杂@@，因此@@，引线框架@@的@@制造成本比基板的@@制造成本更低@@。综上@@，在@@生产不追求高速电气特性的@@半导体产品时@@，引线框架@@封装@@方法仍然是一种理想选择@@。

塑料封装@@@@：基板封装@@@@

顾名思义@@，基板封装@@@@方法使@@用@@基板作为媒介@@。由@@于@@基板使@@用@@多层薄膜制成@@，因而@@基板封装@@@@有时也被称为压层式封装@@@@。不同于引线框架@@封装@@只有一个金属布线层@@（因为引线框架@@这种金属板无法形成两个以上金属层@@），基板封装@@@@可以形成若干布线层@@，因此@@电气特性更加优越且封装@@尺寸更小@@。引线框架@@封装@@和@@基板封装@@@@的@@另一个主要区别是布线连接工艺@@。连接芯片和@@系统的@@布线必须分别在@@引线框架@@和@@基板上@@实现@@。当@@需要交叉布线时@@，基板封装@@@@可将@@导线交叉部署至另一个金属层@@；引线框架@@封装@@由@@于@@只有一个金属层@@，因而@@无法进行交叉布线@@。

如图@@@@3所示@@，基板封装@@@@可以将@@锡球全部排列在@@一个面作为引脚@@@@，由@@此@@获得大量引脚@@@@。相比之下@@，引线框架@@封装@@采用@@引线作为引脚@@@@，而引线只能在@@一侧的@@边缘形成@@。这样的@@部署也改善了基板封装@@@@的@@电气特性@@。在@@封装@@尺寸方面@@，引线框架@@封装@@由@@主框架和@@侧面引线所占空间构成@@，因而@@尺寸通常@@较大@@。而基板封装@@@@的@@引脚@@位@@于封装@@底部@@，可有效节省空间@@，因而@@尺寸通常@@较小@@。

图@@3：球栅阵列@@（BGA）和@@平面网@@格阵列@@@@（LGA）封装@@对比@@（ⓒ HANOL出版社@@）

鉴于上述优势@@，如今大多数半导体封装@@@@都采用@@基板封装@@@@@@。最常见的@@基板封装@@@@类型是球栅网@@格阵列@@（BGA）封装@@。但近年来@@，平面网@@格阵列@@（LGA）封装@@日益盛行@@，这种封装@@方法采用@@由@@扁平触点构成的@@网@@格平面结构替代锡球@@。

陶瓷封装@@@@

陶瓷封装@@@@采用@@陶瓷体@@，具有良好的@@散热性和@@可靠性@@。然而@@，由@@于@@陶瓷制造工艺成本高昂@@，导致这种封装@@类型的@@总制造成本也相对较高@@。因此@@，陶瓷封装@@@@主要用于@@对可靠性有着极高要求的@@逻辑半导体@@，以及@@@@用于@@验证@@CMOS图@@像传感器@@（CIS）的@@封装@@@@。

2. 晶圆@@级封装@@@@

扇@@入型@@ (Fan-In) WLCSP (Wafer Level Chip Scale Package)

晶圆@@级芯片封装@@@@的@@大多数制造过程都是在@@晶圆@@上完成的@@@@，是晶圆@@级封装@@@@的@@典型代表@@。然而@@，从广义上讲@@，晶圆@@级封装@@@@还包括@@在@@晶圆@@上完成部分工艺的@@封装@@@@@@，例如@@，使@@用@@重新分配层@@@@、倒片@@技术@@和@@硅通孔@@技术@@的@@封装@@@@@@。在@@扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP中@@，“扇@@”是指芯片尺寸@@。扇@@入型@@WLCSP的@@封装@@@@布线@@、绝缘层和@@锡球直接位@@于晶圆@@顶部@@。与传统@@封装@@方法相比@@，扇@@入型@@WLCSP既有优点@@，也有缺点@@。

在@@扇@@入型@@@@WLCSP中@@，封装@@尺寸与芯片尺寸相同@@，都可以将@@尺寸缩至最小@@。此外@@，扇@@入型@@WLCSP的@@锡球直接固定在@@芯片上@@@@，无需基板@@等媒介@@，电气传输路径相对较短@@，因而@@电气特性得到改善@@。而且@@，扇@@入型@@WLCSP无需基板@@和@@导线等封装@@材料@@，工艺成本较低@@。这种封装@@工艺在@@晶圆@@上一次性完成@@，因而@@在@@裸片@@@@（Net Die，晶圆@@上的@@芯片@@）数量多且生产效率高的@@情况下@@，可进一步节约成本@@。

扇@@入型@@WLCSP的@@缺点在@@于@@，因其采用@@硅@@（Si）芯片作为封装@@外壳@@，物理和@@化学防护性能较弱@@。正是由@@于@@这个原因@@，这些@@封装@@的@@热膨胀系数@@与其待固定的@@@@PCB基板的@@热膨胀系数@@@@5存在@@很大差异@@。受此影响@@，连接封装@@与@@PCB基板的@@锡球会承受更大的@@应力@@，进而削弱焊点可靠性@@@@6。

5热膨胀系数@@ （Coefficient of thermal expansion）：在@@压力恒定的@@情况下@@，物体的@@体积随着温度升高而增大的@@比率@@。膨胀或@@收缩的@@程度与温度的@@升高或@@降低呈线性关系@@。

6焊点可靠性@@ （Solder joint reliability）：通过焊接方式将@@封装@@与@@PCB连接时@@，确保焊点的@@质量足以在@@封装@@生命周期内完成预期的@@机械和@@电气连接目的@@@@。

存储器@@半导体采用@@新技术@@推出同一容量的@@芯片时@@，芯片尺寸会产生变化@@，扇@@入型@@WLCSP的@@另一个缺点就无法使@@用@@现有基础设施进行封装@@测试@@@@。此外@@，如果封装@@锡球的@@陈列尺寸大于芯片尺寸@@，封装@@将@@无法满足锡球的@@布局要求@@，也就无法进行封装@@@@。而且@@，如果晶圆@@上的@@芯片@@数量较少且生产良率较低@@，则扇@@入型@@@@WLCSP的@@封装@@@@成本要高于传统@@封装@@@@。

扇@@出型@@WLCSP

扇@@出型@@WLCSP既保留了扇@@入型@@@@WLCSP的@@优点@@，又克服了其缺点@@。图@@4显示了扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP的@@对比@@。

扇@@入型@@WLCSP的@@所有封装@@锡球都位@@于芯片表面@@，而扇@@出型@@@@WLCSP的@@封装@@@@锡球可以延伸至芯片以外@@。在@@扇@@入型@@@@WLCSP中@@，晶圆@@切割要等到封装@@工序完成后进行@@。因此@@，芯片尺寸必须与封装@@尺寸相同@@，且锡球必须位@@于芯片尺寸范围内@@。在@@扇@@出型@@@@WLCSP中@@，芯片先切割再封装@@@@，切割好的@@芯片排列在@@载体上@@，重塑成晶圆@@@@。在@@此过程中@@@@，芯片与芯片之间的@@空间将@@被填充环氧树脂模塑@@料@@@@，以形成晶圆@@@@。然后@@，这些@@晶圆@@将@@从载体中@@取出@@，进行晶圆@@级处理@@，并被切割成扇@@出型@@@@WLCSP单元@@。

除了具备扇@@入型@@@@WLCSP的@@良好电气特性外@@，扇@@出型@@WLCSP还克服了扇@@入型@@@@WLCSP的@@一些缺点@@。这其中@@@@包括@@@@：无法使@@用@@现有基础设施进行封装@@测试@@；封装@@锡球陈列尺寸大于芯片尺寸导致无法进行封装@@@@；以及@@@@因封装@@不良芯片导致加工成本增加等问题@@。得益于上述优势@@，扇@@出型@@WLCSP在@@近年来的@@应用@@范围越来越广泛@@。

重新分配层@@(ReDistribution Layer, RDL)

RDL技术@@指重新布线的@@行为@@。RDL技术@@旨在@@通过添加额外的@@金属层@@，对晶圆@@上已经形成的@@键合焊盘@@进行重新排列@@。图@@5显示了使@@用@@@@RDL技术@@将@@焊盘@@重新分配到边缘的@@中@@心焊盘@@芯片示意图@@和@@剖面图@@@@。RDL技术@@是一种晶圆@@级工艺@@，仅用于@@重新配置焊盘@@@@，经过@@RDL技术@@处理的@@晶圆@@需采用@@传统@@封装@@工艺完成封装@@@@。

如果客户想要以独特的@@方式排列晶圆@@上的@@焊盘@@@@，那么@@，相较于引入新的@@晶圆@@制造工艺@@，在@@封装@@过程中@@采用@@@@RDL技术@@重新排列现有晶圆@@上的@@焊盘@@更加高效@@。此外@@，RDL技术@@也可以用于@@中@@心焊盘@@芯片的@@芯片堆叠@@@@。

倒片@@封装@@@@(Flip Chip)

倒片@@封装@@@@技术@@因其将@@芯片上的@@凸点翻转并安装于基板等封装@@体上而得名@@。与传统@@引线键合一样@@，倒片@@封装@@@@技术@@是一种实现芯片与板@@（如基板@@）电气连接的@@互连@@技术@@@@。

然而@@，倒片@@封装@@@@技术@@凭借其优越的@@电气性能@@，已经在@@很大程度上取代了引线键合@@。这其中@@@@有两方面的@@原因@@：一是引线键合对于可进行电气连接的@@输入@@/输出@@（I/O）引脚@@的@@数量和@@位@@置有限制@@，而倒片@@封装@@@@不存在@@这方面的@@限制@@；二是倒片@@封装@@@@的@@电信号传输路径短于引线键合@@。

在@@引线键合方法中@@@@，金属焊盘@@在@@芯片表面采用@@一维方式排列@@，因此@@无法出现在@@芯片边缘或@@中@@心位@@置@@。而倒片@@键合方法在@@键合至基板或@@形成焊接凸点@@的@@过程中@@不存在@@任何工艺方面的@@限制@@。因此@@，在@@倒片@@封装@@@@方法中@@@@，金属焊盘@@可以采用@@二维方式全部排列在@@芯片的@@一个侧面@@，将@@金属焊盘@@的@@数量增加@@了@@2的@@次方@@。此外@@，用于@@形成凸点的@@焊盘@@可以布置在@@芯片顶部的@@任何位@@置@@。同时@@，用于@@供电的@@焊盘@@可以布置在@@靠近需要供电的@@区域@@，以进一步提升电气性能@@。如图@@@@6所示@@，在@@将@@信息@@从芯片导出至同一封装@@球时@@，倒片@@键合的@@信号路径要比引线键合短得多@@，电气性能也由@@此@@得到进一步改善@@。

如前所述@@，WLCSP和@@倒片@@封装@@@@均可以在@@晶圆@@顶部形成锡球@@。尽管两种技术@@都可以直接安装在@@@@PCB板上@@，但两者之间在@@锡球大小方面却存在@@根本区别@@。

WLCSP封装@@中@@的@@锡球直径通常@@为几百微米@@（μm），而倒片@@封装@@@@技术@@形成的@@锡球直径仅为几十微米@@（μm）。由@@于@@尺寸较小@@，我们通常@@将@@倒片@@封装@@@@技术@@形成的@@锡球称为@@“焊接凸点@@”，而仅仅依靠这些@@凸点很难保障焊点可靠性@@@@。WLCSP封装@@技术@@形成的@@锡球能够处理基板和@@芯片之间热膨胀系数@@差异所产生的@@应力@@，但倒片@@封装@@@@技术@@形成的@@焊接凸点@@却无法做到这一点@@。因此@@，为了确保焊点可靠性@@@@，必须使@@用@@聚合物型底部填充材料填充倒片@@凸点之间的@@空间@@。底部填充材料可以分散凸点所承担的@@应力@@，由@@此@@确保焊点可靠性@@@@。

除了本篇所述的@@封装@@@@技术@@之外@@，还有许多不同的@@半导体封装@@@@类型@@。在@@下一篇文章中@@@@，我们将@@重点介绍堆叠封装@@@@和@@系统级封装@@@@@@，同时@@还将@@介绍引线键合和@@硅通孔@@等子类别@@。

本文转载自@@：SK海力士@@