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涨势延续@@，预估@@2024年@@第一季@@DRAM合约@@价季涨幅@@13~18%

judy — Mon, 08 Jan 2024 06:56:32 +0000

TrendForce集邦@@咨询表@@示@@@@，2024年@@第一季@@DRAM合约@@价季涨幅@@约@@@@13~18%，其中@@@@Mobile DRAM持续领涨@@。目前@@@@观察@@，由于@@2024全年@@需求展望仍不明朗@@，故@@原厂@@认为@@持续性减产仍有其必要@@，以@@维持@@存储@@器产业的@@供需平衡@@。

PC DRAM方面@@，由于@@DDR5订单@@需求尚未被满足@@@@，同时@@买方预期@@DDR4价格会持续上涨@@，带动买方拉货动能延续@@，然受到@@机种逐渐升级@@至@@@@DDR5影响@@，对@@DDR4的@@位@@元采购量不一定会扩大@@。不过@@，由于@@DDR4及@@DDR5的@@售价均尚未达到@@原厂@@目标@@，加上@@买方仍可接受第一季续涨@@，故@@预估@@整体@@PC DRAM合约@@价季涨幅@@约@@@@10~15%，其中@@@@DDR5涨幅会略高@@于@@DDR4。

Server DRAM方面@@，由于@@去年@@@@买方着重加速@@@@DDR4去化@@，导致@@2023年@@第四季@@DDR5库存占比已上升至@@约@@@@40%，相较@@20~25%的@@市场@@渗透率@@，明显看出市场@@需求仍未全面兑现@@。然而@@@@，原厂@@持续收敛@@DDR4供给量@@，同时@@为@@提高@@获利能力而@@大幅提高@@@@DDR5产出@@，使@@2024年@@第一季@@Server DRAM合约@@价季涨幅@@扩大至@@@@10~15%。只是@@部分@@原厂@@较早议定价格@@，使@@去年@@@@第四季@@的@@合约@@价基准较高@@@@，故@@部分@@业者@@2024年@@第一季@@价格涨幅约@@@@8~13%。

Mobile DRAM方面@@，由于@@合约@@价格仍在@@历史相对@@低@@点@@，买方更倾向@@持续建立安全且相对@@低@@价的@@库存水位@@@@，因此@@不断放大购货需求@@，故@@第一季@@Mobile DRAM需求不减@@。由于@@买方积极采购@@，供需转为@@紧张@@，但@@碍于智能@@手机@@@@市场@@后@@续仍有不确定性@@，原厂@@亦不敢贸然恢复满产@@。另一方面@@@@，半导体制程耗时较长@@，短期内@@供需紧张态势难以@@缓解@@，将有利原厂@@价格拉抬@@。因此@@，预估@@第一季@@Mobile DRAM合约@@价季涨幅@@约@@@@18~23%，且不排除在@@寡占市场@@格局或@@是@@品牌客户恐慌追价的@@情况下@@，季涨幅有扩大可能@@。

Graphics DRAM方面@@，由于@@在@@@@涨势延续@@的@@氛围下@@，买方也持续备货@@，故@@主流规格@@@@GDDR6 16Gb需求仍强@@，采购心态普遍愿意接受上涨@@，预估@@第一季@@Graphics DRAM合约@@价季涨幅@@约@@@@10~15%。TrendForce集邦@@咨询观察@@，短期内@@Graphics DRAM没有跌价迹象@@，目前@@@@拉货动能主要受到@@买方提前@@备货所带动@@，加上@@Graphics DRAM属于浅盘市场@@产品@@@@，故@@需特别留意后@@续终端消费性电子产品@@的@@销售动能是@@否能跟@@上@@。

Consumer DRAM方面@@，因原厂@@强势拉抬合约@@价格@@，促使@@买方提前@@备货@@，拉货动能好转@@。然而@@@@，第一季适逢产业淡季@@，预期在@@终端销售疲弱的@@情况下@@，买方因提前@@备货的@@策略导致@@库存上升@@。原厂@@普遍认为@@@@，2024年@@受@@HBM及@@DDR5的@@渗透逐季扩大影响@@@@，低@@毛利的@@@@DDR4产能将被排挤而@@形成缺货@@，故@@DDR4第一季合约@@价季涨幅@@会较@@DDR3高@@，约@@10~15%。DDR3仍有厂商持续供应@@，且普遍库存水位@@仍高@@@@，第一季合约@@价季涨幅@@约@@@@@@8~13%。

本文转载自@@@@：TrendForce集邦@@

DRAM

佰维@@发布@@CXL 2.0 DRAM，赋能@@高@@性能计算@@@@@@

judy — Wed, 27 Dec 2023 03:31:57 +0000

导语@@：CXL是@@一种开放式全新@@互联技术@@标准@@@@，可在@@主机处理器与@@加速@@器@@、内存@@缓冲区@@、智能@@I/O设备等设备之间@@提供高@@带宽@@@@、低@@延迟@@连接@@，从@@而@@满足@@高@@性能@@异构计算@@的@@要求@@@@，并且其维护@@CPU/GPU内存@@空间和@@连接设备内存@@之间@@的@@一致性@@，突破内存@@墙@@瓶颈@@，缩减整体响应时间@@。此外@@，CXL支持@@部署新的@@@@内存@@层@@@@，可以@@弥合主内存@@和@@@@@@SSD存储@@之间@@的@@延迟差距@@。

随着@@AI应用爆发@@，“内存@@墙@@”成为@@@@制约@@计算@@系统@@性能的@@主要因素之一@@。CXL建立在@@@@PCIe的@@物理和@@电气接口@@之上@@，CXL内存@@扩展@@@@功能可在@@服务@@器中@@的@@直连@@DIMM插槽之外实现额外的@@内存@@容量和@@带宽@@，支持@@内存@@池化和@@共享@@，满足@@高@@性能@@CPU/GPU的@@算力需求@@。

近日@@@@，佰维@@成功研发并发布了支持@@@@CXL 2.0规范@@的@@@@CXL DRAM内存@@扩展@@@@模块@@@@。佰维@@CXL 2.0 DRAM采用@@EDSFF（E3.S）外形规格@@@@，内存@@容量高@@达@@@@96GB，同时@@支持@@@@PCIe 5.0×8接口@@，理论带宽高@@达@@32GB/s，可与@@支持@@@@CXL规范@@及@@@@E3.S接口@@的@@背板和@@服务@@器主板直连@@，扩展@@服务@@器内存@@容量和@@带宽@@。同时@@，佰维@@可针对@@@@无@@@@E3.S接口@@的@@服务@@器背板@@提供@@CXL AIC转接卡@@。

佰维@@CXL 2.0 DRAM的@@特点和@@优势@@

1. 搭载高@@性能内存@@扩展@@@@控制器@@，遵循@@CXL2.0 Type3标准@@，支持@@PCIe5.0x8接口@@，理论带宽高@@达@@32GB/s。

2. 严选优质@@DDR5内存@@颗粒@@，容量高@@达@@96GB。

3. 支持@@On-Die ECC、Side-Band ECC、SDDC、SECDED等功能@@。

4. 允许多达@@16台主机同时@@访问内存@@的@@不同部分@@@@，支持@@内存@@池化共享@@@@。

5. 同步开源发布@@CXL DRAM软件工具包@@，以@@确保用户无障碍部署@@CXL扩展@@内存@@@@。工具包特点@@：可提供@@CXL的@@显示@@，隐式@@API，客户可根据不同应用场景进行使@@用@@@@；可提供@@应用层@@级@@的@@@@CXL的@@numa工具使@@用@@方法@@，建立应用层@@级@@对@@@@CXL的@@直观感受@@。

Latency性能方面@@@@，在@@实际测试@@中@@@@，佰维@@CXL 2.0 DRAM挂载于@@node 2节点@@，与@@挂载于@@@@node 0节点@@的@@@@CPU存取@@Latency为@@247.1ns，带宽超过@@21GB/s，Latency性能优异@@，赋能@@数据高@@速处理@@。

Latency测试@@

Bandwidth测试@@

人工智能@@@@（AI）和@@机器学习@@@@（ML）对@@高@@速数据处理的@@需求@@持续增长@@，佰维@@CXL 2.0 DRAM兼具支持@@内存@@容量和@@带宽扩展@@@@、内存@@池化共享@@、高@@带宽@@、低@@延迟@@、高@@可靠性等特点@@，赋能@@AI高@@性能计算@@@@。目前@@@@，佰维@@可为@@客户和@@合作伙伴提供@@32GB~96GB CXL 2.0 DRAM的@@功能样机@@，进行联合评估和@@测试@@@@。未来@@，佰维@@将持续关注@@CXL技术@@，赋能@@高@@性能计算@@@@@@需求@@。

延伸@@：AIC转接卡@@

针对@@@@无@@E3.S接口@@的@@服务@@器背板@@，佰维@@可提供@@@@AIC转接卡@@，助力服务@@器实现@@CXL RDIMM内存@@扩展@@@@。

关于@@佰维@@@@

深圳佰维@@存储@@科技股份有限公司@@@@（科创板股票代@@码@@@@：688525）成立于@@2010年@@，公司@@专注于存储@@芯片研发与@@封测制造@@，是@@国家高@@新技术@@@@企业@@@@@@，国家级@@专精特新小巨人企业@@@@@@，并获得国家大基金战略@@投资@@。公司@@紧紧围绕半导体存储@@器产业链@@，构筑了研发封测一体化的@@经营模式@@，在@@存储@@介质特性研究@@、固件算法开发@@、存储@@芯片封测@@、测试@@研发@@、全球品牌运营等方面@@具有核心竞争力@@，并积极布局芯片@@IC设计@@、先进封测@@、芯片测试@@设备研发等技术@@领域@@@@。公司@@存储@@芯片产品@@广泛应用于移动@@智能@@终端@@、PC、行业终端@@、数据中@@心@@@@、智能@@汽车@@、移动@@存储@@等信息技术@@领域@@@@。

凭借优异的@@综合竞争力@@，公司@@荣获国家级@@@@“专精特新小巨人企业@@@@”、“国家高@@新技术@@@@企业@@@@”、“海关@@AEO高@@级@@认证企业@@@@”、“十大最佳国产芯片厂商@@”、“广东省复杂存储@@芯片研发及@@封装测试@@工程技术@@研究中@@心@@@@”、深圳市@@“博士后@@创新实践基地@@”、“深圳知名品牌@@”、深圳市@@南山区@@“专精特新企业@@增加值@@十强@@”等称号@@；产品@@获得@@“全球电子成就奖年@@度@@存储@@器@@”、“中@@国@@IC设计@@成就奖年@@度@@最佳存储@@器@@”、“硬核中@@国@@芯最佳存储@@芯片@@”、“中@@国@@汽车行业优秀汽车电子创新@@产品@@奖@@”等荣誉@@。

美光@@率先为@@业界伙伴提供基于@@@@ 32Gb 单@@裸片@@ DRAM 的@@高@@速率@@、低@@延迟@@ 128GB 大容量@@ RDIMM 内存@@

judy — Thu, 23 Nov 2023 02:33:33 +0000

Micron Technology, Inc.（美光@@科技股份有限公司@@@@，纳斯达克股票代@@码@@@@：MU）近日@@@@宣布@@领先业界推出@@基于@@@@ 32Gb 单@@裸片@@的@@@@@@ 128GB DDR5 RDIMM 内存@@，具有高@@达@@ 8,000 MT/s 速率的@@一流性能@@1，可支持@@当前@@及@@未来@@的@@数据@@中@@心@@@@工作负载@@。该款大容量@@@@、高@@速率内存@@模块@@特别针对@@@@数据中@@心@@@@和@@@@云环境中@@广泛的@@任务关键型@@应用@@，例如@@@@人工智能@@@@@@（AI）、内存@@数据库@@（IMDB）以@@及@@需要@@对@@多线程@@、多核通用计算@@工作负载进行高@@效处理的@@场景@@，满足@@它们对@@于性能和@@数据处理的@@需求@@@@。美光@@基于@@@@ 32Gb DDR5 DRAM 裸片的@@@@ 128GB DDR5 RDIMM 内存@@采用@@行业领先的@@@@ 1β（1-beta）制程技术@@@@，相较@@于采用@@@@ 3DS 硅通孔@@（TSV）技术@@的@@竞品@@，在@@以@@下方面@@得到@@显著提升@@：

容量密度@@@@提升超过@@ 45%

能效提升高@@达@@ 24%

延迟降低@@高@@达@@ 16%2

AI 训练性能提升高@@达@@ 28%3

美光@@副总裁兼计算@@产品@@事业群总经理@@ Praveen Vaidyanathan 表@@示@@：

“我们非常自@@豪美光@@@@ 128GB DDR5 RDIMM 为@@数据中@@心@@@@大容量@@@@、高@@速内存@@树立了新标杆@@，为@@日@@益增长的@@计算@@密集型@@工作负载提供所需的@@内存@@带宽和@@容量@@。美光@@将加速@@提供先进技术@@@@，为@@设计@@和@@集成@@大容量@@内存@@解决方案@@提供更及@@时的@@支持@@@@，从@@而@@促进数据中@@心@@@@生态系统@@@@的@@发展@@。”

美光@@的@@@@ 32Gb DDR5 内存@@解决方案@@采用@@创新的@@@@裸片架构@@@@，实现了卓越的@@阵列@@效率和@@更大的@@单@@块@@@@ DRAM 裸片容量密度@@@@@@。电压域和@@刷新管理功能有助于优化电力传输网@@络@@，实现了所需的@@能效提升@@。此外@@，裸片尺寸的@@纵横比经过优化@@，有助于提高@@@@ 32Gb 大容量@@ DRAM 裸片的@@@@制造效率@@。

通过采用@@@@ AI 驱动的@@智能@@制造技术@@@@，美光@@的@@@@ 1β 技术@@节点@@以@@公司@@历史上的@@最快速度@@@@实现了成熟的@@良率@@4。美光@@ 128GB RDIMM 将于@@ 2024 年@@面向@@支持@@@@ 4800 MT/s、5600 MT/s 和@@ 6400 MT/s 速率的@@平台@@@@出货@@，未来@@还将支持@@高@@达@@ 8,000 MT/s 速率的@@平台@@@@。

AMD 高@@级@@副总裁@@暨服务@@器事业部总经理@@ Dan McNamara 表@@示@@：

“美光@@ 128GB RDIMM 将为@@我们最新的@@@@第四代@@@@@@ AMD EPYC 处理器提供更大的@@单@@核心内存@@容量@@，32Gb 单@@块@@ DRAM 裸片能为@@@@ AI、高@@性能计算@@@@和@@虚拟化等业务关键型@@数据企业@@工作负载提供更低@@的@@总体拥有成本@@。随着@@ AMD 推出@@下一代@@@@ EPYC 处理器助力算力提升@@，美光@@ 128GB RDIMM 有望成为@@@@我们最主要的@@内存@@方案之一@@，通过提供大容量@@和@@出色的@@单@@核心带宽能力@@，满足@@内存@@密集型@@应用的@@需求@@@@。”

英特尔内存@@与@@@@ IO 技术@@副总裁@@ Dimitrios Ziakas 博士表@@示@@@@：

“我们期待美光@@基于@@@@@@ 32Gb 裸片的@@@@ 128GB RDIMM 解决方案@@为@@服务@@器和@@@@ AI 系统@@市场@@带来更优的@@带宽@@和@@每瓦性能@@。英特尔正在@@基于@@云@@、AI 和@@企业@@客户的@@总体拥有成本效益来评估该款针对@@@@关键型@@@@ DDR5 服务@@器平台@@的@@@@ 32Gb 裸片内存@@产品@@@@@@。”

美光@@ 32Gb DRAM 裸片拥有更高@@的@@带宽@@和@@能效@@，可构建符合@@ MCRDIMM 和@@ JEDEC 标准@@的@@@@ 128GB、256GB 及@@更高@@容量@@@@ MRDIMM 产品@@解决方案@@@@，从@@而@@扩展@@更多内存@@产品@@@@组合@@。凭借行业领先的@@制程和@@设计@@技术@@创新@@，美光@@提供涵盖@@ RDIMM、MCRDIMM、MRDIMM、CXL 和@@ LP 等外形规格@@@@的@@一系列内存@@产品@@@@@@，助力客户轻松集成@@这些@@优化的@@解决方案@@@@，满足@@ AI 和@@高@@性能计算@@@@@@（HPC）应用对@@于高@@带宽@@@@、大容量@@和@@低@@功耗@@的@@需求@@@@。

¹基于@@公开资料@@、竞品网@@站以@@及@@美光@@内部设计@@模拟@@。

² 基于@@竞品数据表@@和@@@@ JEDEC 规范@@。

³ 基于@@美光@@内部数据中@@心@@@@工作负载测试@@的@@结果@@。

⁴美光@@ 1β 和@@ 1α 产线良率成熟度@@的@@比较与@@改进@@。

以@@工艺@@窗口建模探索路径@@：使@@用@@虚拟制造评估先进@@DRAM电容器@@图@@形@@化@@的@@工艺@@窗口@@

judy — Thu, 16 Nov 2023 07:04:33 +0000

作者@@：泛林@@集团@@ Semiverse Solutions 部门@@半导体工艺@@与@@整合高@@级@@工程师王青鹏博士@@

持续的@@器件@@微缩@@导致@@特征尺寸变小@@，工艺@@步骤差异变大@@，工艺@@窗口也变得越来越窄@@[1]。半导体研发阶段的@@关键任务之一就是@@寻找@@工艺@@窗口较大的@@优秀集成@@方案@@。如@@果晶圆测试@@数据不足@@，评估不同集成@@方案的@@工艺@@窗口会变得困难@@。为@@克服这一不足@@，我们将举例说明如@@何借助@@虚拟制造评估@@ DRAM 电容器@@图@@形@@化@@工艺@@的@@工艺@@窗口@@。

在@@ DRAM 器件@@开发中@@@@，必须在@@硅晶圆上刻蚀用于存储@@电荷的@@电容@@孔阵列@@@@。可用来制造@@ 40nm 孔阵列@@的@@图@@形@@化@@方案@@包括@@极紫外光刻@@刻蚀@@、四重光刻@@刻蚀@@、双自@@对@@准双重图@@形@@化@@技术@@@@ (SADP)（80nm芯轴间距@@）和@@双自@@对@@准四重图@@形@@化@@技术@@@@ (SAQP)（160nm芯轴间距@@）。在@@这项研究中@@@@，我们选择了浸润式双@@ SADP 和@@ SAQP 图@@形@@化@@方案@@，并对@@其工艺@@灵敏性和@@工艺@@窗口进行了@@比较@@。我们为@@每个图@@形@@化@@方案@@@@ (SADP和@@SAQP) 建立了虚拟工艺@@流程@@（如@@图@@@@1），并将电容器@@孔面积作为@@@@电容及@@其均匀性@@分析的@@衡量标准@@@@。为@@了算出孔面积的@@变化范围@@，我们在@@@@ SEMulator3D 中@@使@@用@@结构搜索@@，寻找@@ 4×4 孔阵列@@中@@电容器@@孔面积的@@最小值@@和@@最大值@@@@，并计算@@出平均面积和@@面积差值@@@@。图@@2显示了一次输出结构的@@测量结果@@，其中@@@@确定了结构中@@孔面积的@@最小值@@和@@最大值@@@@。

图@@1：SADP和@@SAQP的@@主要工艺@@步骤@@

图@@2：最小面积与@@最大面积的@@虚拟测量结果@@

基于@@以@@上的@@虚拟流程和@@测量@@，我们使@@用@@@@ SEMulator3D 分析模块@@@@，进行了@@3000次蒙特卡罗实验@@。我们将芯轴关键尺寸和@@间隔@@层@@@@厚度@@设置为@@实验设计@@的@@输入参数@@，将平均面积和@@面积变化范围设置为@@输出参数@@。表@@1列出了@@ SADP 和@@ SAQP 工艺@@的@@输入参数值@@范围@@。虚拟实验设计@@结果帮助@@我们研究每项输入对@@平均面积和@@面积变化范围的@@影响@@@@。在@@表@@@@1中@@，MX 表@@示@@ X 方向@@芯轴关键尺寸@@；MY 表@@示@@ Y 方向@@芯轴关键尺寸@@；SPX1 表@@示@@ X 方向@@第一个间隔@@层@@@@厚度@@@@；SPX2 表@@示@@ X 方向@@第二个间隔@@层@@@@厚度@@@@；SPY1 表@@示@@ Y 方向@@第一个间隔@@层@@@@厚度@@@@；SPY2 表@@示@@ Y 方向@@第二个间隔@@层@@@@厚度@@@@。

表@@1：实验设计@@变量及@@输入范围@@

平均面积越大@@、面积变化范围越小@@，电容分布@@就越密集且均匀@@。通常认为@@@@，平均面积在@@@@900nm2至@@1100nm2之间@@，面积变化范围小于@@200nm2被定义为@@实验成功@@。在@@特定条件下@@，可以@@为@@工艺@@窗口算出成功模拟实验在@@总体实验所占比率@@（称为@@规格@@内比率@@），从@@而@@生成平均值@@和@@@@3-sigma（±3*标准@@差@@）分布@@。这个比率表@@示@@产生成功标准@@范围内平均面积和@@面积变化范围需要@@的@@输入组合比例@@。

为@@了最大化平均@@±3 sigma窗口中@@的@@实验成功次数@@，可以@@通过调整输入工艺@@参数平均值@@的@@方法@@，优化规格@@内比率@@[2]。如@@果优化后@@的@@规格@@内比率仍然不够高@@@@，还可以@@通过提高@@规格@@@@ (3 sigma) 要求@@，进一步对@@其进行优化@@。我们计算@@了不同条件下@@ SADP 和@@ SAQP 工艺@@的@@规格@@内比率@@。在@@ 3 sigma 分布@@相同的@@情况下@@，SADP 工艺@@的@@规格@@内比率@@比@@ SAQP 工艺@@高@@约@@@@10%。调整芯轴关键尺寸的@@@@ 3-sigma 规格@@后@@@@，SADP 工艺@@的@@规格@@内比率@@接近@@100%。当芯轴关键尺寸相同时@@@@，SAQP 工艺@@的@@规格@@内比率@@较低@@@@，表@@明@@ SAQP 工艺@@窗口需要@@进一步紧缩@@。

结论@@

在@@这项研究中@@@@，我们使@@用@@@@虚拟制造为@@先进@@ DRAM 结构中@@的@@电容@@器形成工艺@@进行了@@工艺@@窗口评估和@@优化@@。虚拟评估提供了明确且可量化的@@指@@导@@，帮助@@我们判断在@@先进@@ DRAM 结构中@@使@@用@@不同图@@形@@化@@方案@@的@@工艺@@难题@@。最重要的@@是@@@@@@，我们能在@@晶圆实验前@@确定每个图@@形@@化@@方案@@的@@最佳工艺@@目标组合和@@条件允许的@@最大工艺@@窗口@@。

参考资料@@：

1. A.J., Strojwas, 2006 IEEE International Symposium on Semiconductor Manufacturing (pp. xxiii-xxxii).

2. Q. Wang, Y. D. Chen, J. Huang, W. Liu and E. Joseph, 2020 China Semiconductor Technology International Conference (CSTIC) (pp. 1-3).

SK海力士@@全面推进@@全球最高@@速率@@LPDDR5T DRAM商用化@@

judy — Mon, 13 Nov 2023 07:20:44 +0000

正式向@@全球智能@@手机@@@@制造商供应移动@@端@@@@16GB容量套装产品@@@@

LPDDR5T DRAM将与@@联发科技公司@@的@@天玑@@@@9300，共同应用于最新款@@智能@@手机@@@@@@

SK海力士@@将继@@续开发高@@性能@@DRAM，将端侧@@@@AI技术@@引入智能@@手机@@@@@@

2023年@@11月@@13日@@，SK海力士@@宣布@@，公司@@正式向@@客户供应@@LPDDR5T（Low Power Double Data Rate 5 Turbo）的@@16GB（千兆@@）容量套装产品@@@@，这是@@@@迄今为@@止@@最快的@@移动@@@@DRAM产品@@，可实现每秒@@@@@@9.6Gpbs（每秒@@@@9.6千兆@@）的@@传输速度@@@@@@。

自@@今年@@@@@@1月@@成功研发出@@LPDDR5T以@@来@@，SK海力士@@不断通过与@@全球各地的@@移动@@应用处理器@@（AP）制造商进行性能验证@@，以@@持续推进@@该产品@@的@@商业化进程@@。

SK海力士@@表@@示@@@@，LPDDR5T是@@目前@@@@为@@止可以@@实现最大幅度@@提升智能@@手机@@@@性能的@@最佳存储@@器产品@@@@，其速率达到@@了@@前@@所未有的@@高@@度@@@@。公司@@还强调将继@@续扩大这一产品@@的@@应用范围@@，进一步引领移动@@@@DRAM领域@@的@@更新迭代@@@@@@。

LPDDR5T的@@16 GB容量套装产品@@@@可在@@国际半导体标准@@化组织@@@@（JEDEC）规定的@@最低@@电压@@1.01至@@1. 12V（伏特@@）标准@@范围下运行@@@@。该产品@@的@@数据@@处理速度@@@@为@@每秒@@@@@@77GB，相当于每秒@@@@可传输@@15部全高@@清@@（Full-HD，FHD）电影@@。

公司@@最近@@正式向@@全球智能@@手机@@@@制造商@@vivo供应该产品@@@@。vivo也宣布其旗下最新款@@智能@@手机@@@@@@X100和@@X100 Pro都将配备@@SK海力士@@最新内存@@套装产品@@@@。

同时@@，该智能@@手机@@@@还将搭载联发科技的@@顶级@@@@AP平台@@--天玑@@9300。今年@@@@8月@@，SK海力士@@证实已完成与@@联发科技新一代@@移动@@@@AP的@@性能验证@@。

SK海力士@@DRAM营销担当副社长朴明秀表@@示@@@@：

随着@@人工智能@@@@技术@@的@@快速发展@@，智能@@手机@@@@逐渐成为@@@@搭载端侧@@@@AI技术@@的@@重要设备@@。市场@@对@@高@@性能@@、大容量@@的@@移动@@@@DRAM产品@@需求日@@益增长@@。

朴副社长还补充道@@：

凭借人工智能@@@@存储@@器领域@@的@@技术@@@@领先优势@@，公司@@将继@@续迎合市场@@需求@@，引领高@@端@@DRAM市场@@。

*LPDDR（低@@功耗@@双倍@@数据速率@@）：是@@一种用于智能@@手机@@@@和@@平板电脑@@等移动@@端@@产品@@的@@@@DRAM规格@@，以@@耗电量最小化为@@目的@@@@，具备低@@电压运行特征@@。LPDDR5X DRAM是@@第七代@@产品@@@@，该系列产品@@按@@@@1-2-3-4-4X-5的@@顺序开发@@而@@成@@。LPDDR5T是@@SK海力士@@于业内首次开发的@@产品@@@@@@，是@@第八代@@@@LPDDR6正式问世之前@@@@@@，将第七代@@@@LPDDR（5X）性能进一步升级@@的@@产品@@@@@@。

*移动@@AP：一种在@@如@@智能@@手机@@@@或@@平板电脑@@等移动@@设备中@@充当@@“大脑@@”的@@半导体芯片@@。它也是@@系统@@级@@芯片@@@@（SoC）中@@的@@中@@央处理@@188足彩外围@@@@app ，是@@集计算@@@@、图@@形@@、数字信号处理等一整套产品@@和@@系统@@于一身的@@单@@个@@芯片@@。

*端侧@@AI：无需通过物理上相互分离的@@服务@@器进行计算@@@@，便能在@@终端设备上实现@@AI功能的@@人工智能@@@@技术@@@@。由于@@智能@@设备能够自@@行收集和@@处理信息@@，AI功能的@@反应效果会更加迅捷@@，并提供更具定制性的@@@@AI服务@@。

三星@@发布其容量最大的@@@@12纳米@@级@@@@32Gb DDR5 DRAM产品@@

judy — Fri, 01 Sep 2023 02:16:38 +0000

在@@相同封装尺寸下@@，容量是@@@@16Gb内存@@模组@@@@的@@两倍@@@@，功耗降低@@@@10%，且无需硅通孔@@@@(TSV)工艺@@即@@可生产@@128GB内存@@模组@@@@

此次新品为@@实现高@@达@@1TB容量的@@内存@@模组@@@@奠定了基础@@

随着@@12纳米@@级@@@@内存@@产品@@@@阵容的@@扩展@@@@@@，三星@@将持续为@@@@AI，下一代@@计算@@等多行业的@@各种应用提供支持@@@@

三星@@宣布@@采用@@@@12纳米@@(nm)级@@工艺@@技术@@@@，开发出其容量最大的@@@@32Gb DDR5 DRAM（DDR5 DRAM：五代@@双倍@@数据率同步动态随机存储@@器@@）。这是@@@@继@@@@2023年@@5月@@三星@@开始量产@@@@12纳米@@级@@@@16Gb DDR5 DRAM之后@@@@取得的@@又一成就@@，这巩固了三星@@在@@开发下一代@@@@DRAM内存@@技术@@领域@@中@@的@@地位@@@@，并开启了大容量@@内存@@时代@@@@的@@新@@篇章@@。

三星@@12纳米@@级@@@@32Gb DDR5 DRAM（1）

三星@@电子@@存储@@器事业部内存@@开发组执行副总裁@@SangJoon Hwang表@@示@@：

在@@三星@@@@最新推出@@的@@@@@@12纳米@@级@@@@32Gb内存@@的@@基础上@@，我们可以@@研发出实现@@1TB内存@@模组@@@@的@@解决方案@@@@，这有助于满足@@人工智能@@@@和@@大数据时代@@@@对@@于大容量@@@@DRAM内存@@日@@益增长的@@需求@@@@。我们将通过差异化的@@工艺@@与@@设计@@技术@@@@，继@@续研发内存@@解决方案@@@@，以@@突破内存@@技术@@的@@瓶颈@@@@。

三星@@自@@@@1983年@@开发出首款@@64千比特@@（Kb）的@@内存@@以@@来@@@@，在@@过去的@@@@40年@@间将内存@@容量提高@@了@@50万倍@@@@。最新开发的@@@@32Gb DDR5内存@@颗粒@@，采用@@前@@沿的@@工艺@@技术@@@@，提高@@了集成@@密度@@@@并优化了封装设计@@@@，与@@DDR5 16Gb颗粒相比@@@@，在@@相同封装尺寸情况下@@，三星@@单@@片@@DRAM内存@@颗粒@@容量翻倍@@@@。

尤其是@@@@，过去使@@用@@@@16Gb内存@@颗粒@@制造的@@@@DDR5 128GB内存@@模组@@@@需要@@采用@@硅通孔@@@@(TSV)工艺@@。而@@现在@@@@，通过使@@用@@最新开发的@@@@@@32Gb内存@@颗粒@@，即@@使@@不使@@用@@硅通孔@@@@(TSV)工艺@@也能够生产@@128GB内存@@模组@@@@。与@@使@@用@@@@16Gb内存@@封装的@@@@128GB内存@@模组@@@@相比@@@@，其功耗降低@@@@了@@约@@@@10%。这一技术@@突破使@@该产品@@成为@@@@数据中@@心@@@@等关注能效的@@企业@@@@的@@优选解决方案@@@@。

三星@@12纳米@@级@@@@32Gb DDR5 DRAM（2）

以@@12纳米@@级@@@@32Gb DDR5 DRAM为@@基础@@，三星@@计划继@@续扩充大容量@@内存@@产品@@@@阵容@@，以@@满足@@高@@性能@@计算@@@@和@@@@IT行业持续增长的@@需求@@@@。通过向@@数据中@@心@@@@@@，以@@及@@采用@@人工智能@@@@和@@下一代@@计算@@等应用的@@客户提供@@12纳米@@级@@@@的@@@@32Gb内存@@，三星@@希望@@巩固其在@@下一代@@内存@@市场@@的@@前@@沿地位@@@@。未来@@，该产品@@还将在@@三星@@@@与@@其他核心行业伙伴的@@长期合作中@@发挥至@@关重要的@@作用@@。

全新@@12纳米@@级@@@@32Gb DDR5 DRAM计划于今年@@@@年@@底开始量产@@@@。

关于@@三星@@@@电子@@

三星@@以@@@@不断创新的@@@@思想与@@技术@@激励世界@@、塑造未来@@@@。重新定义电视@@、智能@@手机@@@@、可穿戴设备@@、平板电脑@@、数码电器@@、网@@络系统@@@@、存储@@、系统@@集成@@电路@@、半导体代@@工制造及@@@@LED解决方案@@。

欲了解更多最新消息@@，请访问三星@@金博宝娱乐@@@@ 中@@心@@: http://news.samsung.com

欲了解更多三星@@@@DRAM产品@@的@@相关信息@@，请访问三星@@半导体@@网@@站@@：https://semiconductor.samsung.com/cn/

为@@什么@@消费类@@@@DRAM无法满足@@工业@@应用@@需求@@？

judy — Thu, 24 Aug 2023 06:45:29 +0000

消费类@@DRAM广泛普及@@@@，而@@且往往物美价廉@@。然而@@@@，这些@@表@@面上的@@好处掩盖了消费类@@@@DRAM 在@@工业@@应用@@中@@的@@真正危险和@@缺陷@@。在@@本文中@@@@，我们将探讨消费类@@@@DRAM和@@工业@@@@DRAM之间@@的@@差异@@，并揭示不正确使@@用@@@@DRAM的@@风险@@。

固定@@BOM的@@重要性@@

消费类@@ DRAM 模块@@没有固定@@的@@@@ BOM（物料清单@@@@）；这意味着模块@@中@@使@@用@@的@@材料@@可能会发生变化@@，而@@且经常会在@@用户未知的@@情况下发生变化@@，另外@@用户可能会在@@一月@@份订购两个@@ DIMM 用于测试@@@@，在@@三月@@份再订购五百个用于生产@@，但@@无法保证@@一月@@份订购的@@模块@@与@@三月@@份订购的@@模块@@包含相同的@@材料@@@@。即@@使@@是@@物料清单@@@@中@@最细微的@@变化也会严重影响@@@@DRAM模块@@的@@性能和@@可靠性@@，这对@@于要求@@一致性的@@工业@@系统@@集成@@商来说是@@不可接受的@@@@。

工业@@用@@DRAM模组@@，例如@@@@宜鼎@@国际所生产的@@@@DRAM模组@@，都有固定@@的@@物料清单@@@@@@（BOM）。这意味着用于制造@@DIMM的@@材料@@不会改变@@，因此@@您可以@@在@@多年@@内继@@续订购相同型@@号的@@产品@@@@@@，并保证@@您收到@@的@@@@DRAM模块@@使@@用@@相同的@@材料@@制造@@，甚至@@是@@标签@@！材料@@的@@一致性为@@客户带来了稳定的@@性能和@@可靠性@@。

严苛环境下的@@测试@@@@

DRAM 通常非常可靠@@，因此@@，消费类@@ DRAM 模块@@在@@交付给客户之前@@要经过的@@测试@@非常有限@@。然而@@@@，工业@@客户对@@其模块@@施加的@@压力要大得多@@，因此@@模块@@中@@的@@任何弱点都更容易暴露出来@@。简单@@地说@@，消费类@@DRAM 在@@工业@@应用@@中@@的@@使@@用@@寿命通常没有预期的@@那么长@@，因为@@@@其设计@@和@@测试@@都无法确保其坚固性和@@可靠性@@。

工业@@用@@DRAM模组@@都经过全面的@@测试@@@@，以@@确保能承受工业@@应用@@的@@严苛环境@@。宜鼎@@国际的@@@@DRAM模组@@在@@试运行期间会经过@@12项测试@@@@，包括@@：温度@@测试@@@@、湿度@@测试@@@@、振动测试@@@@、封装跌落测试@@@@、热启动测试@@@@、电源开@@/关测试@@@@、硫化测试@@@@、PCB弯曲测试@@@@、热冲击测试@@@@、金手指@@插入和@@拔出测试@@@@，以@@及@@频率兼容性@@测试@@@@。

保证@@IC质量@@

并非所有@@@@DRAM IC都是@@一样@@的@@@@。在@@DRAM IC制造过程中@@@@，根据制造商通过的@@测试@@数量@@，DRAM IC被分为@@不同的@@@@IC等级@@@@。例如@@@@，uTT级@@IC通过部分@@测试@@@@，eTT级@@IC通过大部分@@测试@@@@，原厂@@IC通过所有@@测试@@@@。作为@@@@一个工业@@系统@@集成@@商@@，希望@@DRAM模块@@使@@用@@最高@@质量@@的@@@@IC，而@@消费者@@DRAM不满足@@这些@@要求@@@@。消费级@@@@DRAM模块@@经常使@@用@@低@@于标准@@的@@@@@@DRAM IC，如@@eTT和@@uTT，在@@某些情况下甚至@@是@@次级@@品@@IC，这是@@@@DRAM IC中@@最差的@@级@@别@@，可能会给工业@@系统@@集成@@商带来重大问题@@。宜鼎@@国在@@其所有@@@@DRAM模块@@中@@仅使@@用@@原厂@@@@IC，为@@客户保证@@最高@@的@@质量@@和@@可靠性@@。

防止硫化@@

硫污染会严重损坏未受保护的@@内存@@模块@@@@。硫会与@@@@ DRAM 电阻器中@@的@@银发生反应@@，慢慢腐蚀直至@@失去导电性@@！除了采矿和@@石化设施等已知存在@@硫威胁的@@行业外@@，硫腐蚀对@@数据中@@心@@@@@@、服务@@器和@@其他设备来说也是@@一个工作缓慢且无法估量的@@风险@@因素@@。消费类@@ DRAM 模块@@通常没有任何防止硫化@@的@@保护措施@@。

工业@@ DRAM 模块@@通常具有抗硫化功能@@；这些@@抗硫化@@ DRAM 模块@@的@@电阻器上覆盖有一层@@保护层@@@@。这层@@保护层@@可防止周围环境中@@的@@有害物质对@@银造成伤害@@。宜鼎@@国际所有@@的@@@@DDR4和@@DDR5 DRAM模组@@都提供抗硫化功能@@，无需额外成本@@。

对@@传统@@DRAM的@@长寿支持@@@@

医疗和@@运输应用仍在@@使@@用@@传统的@@@@ DRAM 模块@@，如@@ DDR1、DDR2 和@@ DDR3。这些@@应用不需要@@高@@性能或@@大容量@@@@，但@@必须满足@@严格的@@使@@用@@寿命要求@@@@，并且在@@一段时间内价格固定@@@@，因此@@依赖于旧式@@ DRAM 类型@@来满足@@预算@@、支持@@和@@零停机时间要求@@@@。许多消费类@@@@ DRAM 模块@@制造商已不再提供传统@@ DRAM 模块@@，而@@那些提供传统@@ DRAM 模块@@的@@制造商也几乎不提供支持@@或@@寿命保证@@@@。

而@@像宜鼎@@国际这样的@@工业@@级@@@@DRAM制造商则可以@@在@@系统@@的@@整个@@生命周期内为@@传统@@DRAM模块@@提供支持@@@@，并同意固定@@价格@@，这对@@于预算无法承受消费级@@@@@@DRAM模块@@价格不稳定变化的@@政府承包商来说尤为@@重要@@。

全天候智能@@监控@@

对@@于消费级@@@@@@DRAM模块@@而@@言@@，很难监控模块@@的@@健康状况和@@性能@@。缺乏监控功能对@@消费者来说没有问题@@，因为@@@@许多消费者甚至@@不知道他们的@@系统@@中@@使@@用@@的@@是@@哪种@@ DRAM，但@@对@@工业@@系统@@集成@@商来说却是@@个大问题@@，因为@@@@他们必须随时掌握最新信息@@@@。

工业@@用@@DRAM通常开箱即@@可用于监控解决方案@@@@。宜鼎@@DRAM开箱即@@可与@@@@iSMART和@@iCAP远程监控和@@管理解决方案@@一起使@@用@@@@，随时掌握最新信息@@。

本文转载自@@@@： innodisk微信公众号@@

SK海力士@@开发出全球最高@@规格@@@@HBM3E，向@@客户提供样品进行性能验证@@

judy — Tue, 22 Aug 2023 02:24:34 +0000

金博宝娱乐@@ 概要@@

实现牵引@@AI技术@@革新的@@@@最高@@性能@@，将于@@明年@@上半年@@投入量产@@@@

有望继@@@@HBM3后@@持续在@@用于@@AI的@@存储@@器市场@@保持独一无二的@@地位@@@@

“以@@业界最大规模的@@@@HBM量产@@经验为@@基础@@@@，扩大供应并加速@@业绩反弹@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）21日@@宣布@@，公司@@成功开发出面向@@@@AI的@@超高@@性能@@DRAM新产品@@@@HBM3E1，并开始向@@客户提供样品进行性能验证@@@@。

¹HBM（High Bandwidth Memory）：垂直连接多个@@DRAM，与@@DRAM相比@@显著提升数据处理速度@@@@的@@@@高@@附加值@@@@、高@@性能产品@@@@。HBM DRAM产品@@以@@@@HBM（第一代@@@@）、HBM2（第二代@@@@）、HBM2E（第三代@@@@）、HBM3（第四代@@@@）、HBM3E（第五代@@@@）的@@顺序开发@@。 HBM3E是@@HBM3的@@扩展@@@@（Extended）版本@@。

SK海力士@@强调@@：“公司@@以@@唯一量产@@@@HBM3的@@经验为@@基础@@@@，成功开发出全球最高@@性能的@@扩展@@@@版@@HBM3E。并凭借业界最大规模的@@@@HBM供应经验和@@量产@@成熟度@@@@，将从@@明年@@上半年@@开始投入@@HBM3E量产@@，以@@此夯实在@@面向@@@@AI的@@存储@@器市场@@中@@独一无二的@@地位@@@@。”

据公司@@透露@@， HBM3E不仅满足@@了用于@@AI的@@存储@@器必备的@@速度@@@@@@规格@@@@，也在@@发热控制和@@客户使@@用@@便利性等所有@@方面@@都达到@@了@@全球最高@@水平@@@@。

此次产品@@在@@速度@@@@方面@@@@，最高@@每秒@@@@可以@@处理@@1.15TB（太字节@@）的@@数据@@。其相当于在@@@@1秒@@内可处理@@230部全高@@清@@（Full-HD，FHD）级@@电影@@@@（5千兆@@字节@@，5GB）。

与@@此同时@@@@，SK海力士@@技术@@团队在@@该产品@@上采用@@了@@Advanced MR-MUF2最新技术@@@@@@，其散热性能与@@上一代@@相比@@提高@@@@10%。HBM3E还具备了向@@后@@兼容性@@@@@@（Backward compatibility）3，因此@@客户在@@基于@@@@HBM3组成@@的@@系统@@中@@@@，无需修改其设计@@或@@结构也可以@@直接采用@@新产品@@@@@@。

²MR-MUF：将半导体芯片堆叠@@后@@@@，为@@了保护芯片和@@芯片之间@@的@@电路@@，在@@其空间中@@注入液体形态的@@保护材料@@@@，并进行固化的@@封装工艺@@技术@@@@。与@@每堆叠@@一个芯片时铺上薄膜@@型@@材料@@的@@方式相较@@@@，工艺@@效率更高@@@@，散热方面@@也更加有效@@。

³向@@后@@兼容性@@@@（Backward compatibility）：指@@在@@配置为@@与@@旧版产品@@可兼容的@@@@IT/计算@@系统@@内@@，无需另行修改或@@变更即@@可直接使@@用@@新产品@@@@@@。例如@@@@，对@@CPU或@@GPU企业@@，如@@果半导体存储@@器新产品@@@@具有向@@后@@兼容性@@@@@@，则无需进行基于@@新产品@@@@的@@设计@@变更等@@，具有可直接使@@用@@现有@@CPU/GPU的@@优点@@。

英伟达@@Hyperscale和@@HPC部门@@副总裁伊恩@@·巴克@@（Ian Buck）表@@示@@：“英伟达@@为@@了最先进加速@@计算@@解决方案@@@@(Accelerated Computing Solutions)所应用的@@@@HBM，与@@SK海力士@@进行了@@长期的@@合作@@。为@@展示新一代@@@@AI计算@@，期待两家公司@@在@@@@HBM3E领域@@的@@持续合作@@。”

SK海力士@@DRAM商品企划担当副社长柳成洙表@@示@@@@：“公司@@通过@@HBM3E，在@@AI技术@@发展的@@同时@@备受瞩目的@@@@HBM市场@@中@@有效提升了产品@@阵容的@@完成度@@@@，并进一步夯实了市场@@主导权@@。今后@@随着@@高@@附加值@@产品@@@@HBM的@@供应比重持续加大@@，经营业绩反弹趋势也将随之加速@@@@。”

关于@@SK海力士@@
SK海力士@@总部位@@于韩国@@，是@@一家全球领先的@@半导体供应商@@，为@@全球客户提供@@DRAM（动态随机存取@@存储@@器@@@@），NAND Flash（NAND快闪存储@@器@@）和@@CIS（CMOS图@@像传感器@@）等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@，请点击公司@@网@@站@@www.skhynix.com， news.skhynix.com.cn。

三星@@D1a nm LPDDR5X器件@@的@@@@EUV光刻@@工艺@@@@

judy — Wed, 09 Aug 2023 07:54:32 +0000

本文转载自@@@@： TechInsights微信公众号@@

2021年@@10月@@12日@@，三星@@宣布@@“三星@@新的@@@@五层@@@@EUV工艺@@实现了业界最高@@的@@@@DRAM位@@密度@@@@@@，将生产率提高@@了约@@@@20%”[1]。TechInsights在@@2023年@@2月@@17日@@发布的@@三星@@@@Galaxy S23 plus智能@@手机@@@@中@@获得了三星@@@@D1a LPDDR5X DRAM器件@@[2]。经过深入的@@@@SEM和@@TEM成像@@，并结合@@TEM EDS/EELS元素分析@@，TechInsights即@@将发布三星@@@@D1a nm 16 Gb LPDDR5X器件@@的@@@@分析报告@@。基于@@结构和@@材料@@逆向@@工程分析数据@@，TechInsights发现了四种@@EUV光刻@@(EUVL)工艺@@，用于阵列@@有源切割@@/外围@@有源@@(有源修剪@@)、位@@线@@接触@@(BLC)、存储@@节点@@接触垫@@(SNLP)/外围@@第一金属@@层@@@@ (M1)和@@存储@@节点@@@@(SN)管图@@形@@化@@@@。通过逆向@@工程分析没有明显的@@证据来确定@@EUVL工艺@@的@@第五层@@图@@形@@化@@层@@@@。

下表@@列出了@@三星@@@@D1y nm、D1z nm和@@D1a nm工艺@@器件@@的@@@@阵列@@有源切割@@、BLC、SNLP、SN管的@@最小宽度@@和@@节距@@，以@@及@@用于每层@@制模的@@光刻@@工艺@@@@@@。

下图@@包含了三星@@@@D1a nm(图@@a)、D1z nm(图@@b)和@@D1y nm(图@@c)器件@@在@@存储@@阵列@@有源层@@的@@@@@@TEM平面视图@@@@。存储@@器阵列@@中@@的@@有源切口具有交错孔布局@@。三星@@D1y nm器件@@的@@@@阵列@@有源切割间距为@@@@@@68 nm，达到@@了@@193i光刻@@的@@分辨率极限@@。单@@193i光刻@@工艺@@@@用于图@@形@@化@@阵列@@有源切割@@/外围@@有源@@。三星@@D1z nm器件@@的@@@@阵列@@有源切割间距为@@@@@@63 nm。双图@@形@@化@@工艺@@可能用于图@@形@@阵列@@有源切割@@/外围@@有源@@。三星@@D1a nm器件@@的@@@@阵列@@有源切割间距为@@@@@@56 nm。

图@@1：在@@DRAM阵列@@有源层@@上的@@@@TEM平面视图@@@@

图@@2是@@三星@@@@D1a nm (a)、D1z nm (b)和@@D1z nm (c)器件@@在@@外围@@有源@@层@@@@的@@@@SEM平面视图@@@@图@@像@@。WL有源驱动中@@间的@@@@T型@@STI有一个尖角@@，如@@图@@@@2(a)所示@@；而@@WL有源驱动中@@间的@@@@T型@@STI有一个相对@@光滑的@@角@@，如@@图@@@@2(b)和@@图@@@@2(c)所示@@。这清楚地表@@明@@@@，存储@@阵列@@中@@的@@有源切口和@@外围@@@@的@@有源切口采用@@的@@是@@单@@一@@@@EUVL工艺@@，而@@不是@@@@193i双重图@@形@@化@@工艺@@@@。

图@@2：外围@@有源@@层@@@@SEM平面图@@@@

图@@3为@@三星@@@@D1y nm (a)、D1z nm (b)和@@D1a nm (c)在@@DRAM位@@线@@接触@@(BLC)层@@的@@@@TEM平面视图@@@@图@@像@@。BLC具有如@@下图@@所示@@的@@交错孔布局@@。三星@@D1y nm器件@@的@@@@BLC间距为@@@@70 nm(图@@a)，这是@@@@193i光刻@@的@@分辨率极限@@。因此@@，采用@@单@@一@@的@@@@193i光刻@@工艺@@@@对@@@@BLC进行图@@形@@化@@@@。如@@图@@@@3 (b)所示@@，三星@@D1z nm器件@@的@@@@BLC间距为@@@@64 nm；由于@@在@@@@BLC特殊区域@@(如@@蓝点所示@@@@)使@@用@@掩膜的@@负色调显影@@(NTD)光刻@@工艺@@@@来对@@@@BLC进行图@@形@@化@@@@设计@@@@，因此@@可以@@观察到@@连续的@@@@SiN间隔@@(参见有关三星@@@@12 Gb 1z EUV LPDDR5 Advanced Memory Essentials, AME2102 -801的@@更多详细信息@@)。如@@图@@@@3(c)所示@@，三星@@D1a nm器件@@的@@@@BLC间距为@@@@56 nm；如@@图@@@@3 (a)所示@@，BLC SiN间隔@@片不是@@连续的@@@@，这与@@三星@@@@@@D1y nm器件@@中@@@@的@@@@BLC SiN间隔@@片相同@@。单@@个@@EUVL工艺@@可能用于三星@@@@D1a nm器件@@中@@@@的@@@@BLC图@@形@@化@@。

图@@3：阵列@@BLC层@@TEM平面视图@@@@

图@@4包括@@了三星@@@@D1a nm器件@@SNLP层@@的@@@@SEM (a)和@@TEM (b)平面视图@@@@图@@像@@。与@@三星@@@@D1z nm制程器件@@相同@@，圆形@@SNLP和@@阵列@@边缘的@@连续@@M1线表@@明@@使@@用@@单@@个@@@@EUVL制程对@@存储@@节点@@接触垫@@@@(SNLP)和@@外围@@@@M1进行了@@图@@形@@化@@@@。

图@@4：三星@@D1a nm器件@@阵列@@@@SNPL层@@的@@@@SEM和@@TEM平面视图@@@@

图@@5为@@三星@@@@D1z nm (a)和@@D1a nm (b)器件@@电容层@@的@@@@@@TEM平面视图@@@@图@@像@@。D1z nm器件@@的@@@@电容@@存储@@节点@@@@(SN)管间距为@@@@@@46.0 nm, D1a nm器件@@的@@@@SN管间距为@@@@@@41.5 nm。在@@三星@@@@D1z器件@@中@@@@，采用@@双向@@自@@对@@准双图@@像化工艺@@对@@@@SN管进行图@@像化@@(详见三星@@@@12Gb 1z EUV LPDDR5 process Flow Full, PFF-2102-801)。如@@图@@@@5 (a)所示@@，由于@@双向@@自@@对@@准图@@像化工艺@@的@@偏移和@@工艺@@均匀性@@问题@@，部分@@SN管在@@@@一个方向@@上比另一个方向@@略微拉长@@。D1a nm器件@@中@@@@的@@@@SN管在@@@@TEM斜角水平@@呈圆形@@@@，直径为@@@@23 nm(图@@5 (b))。因此@@，单@@一@@EUVL工艺@@可能用于三星@@@@D1a nm器件@@的@@@@SN管图@@案@@。

图@@5：在@@阵列@@电容层@@的@@@@@@TEM平面视图@@@@

References：
[1] Samsung Starts Mass Production of Most Advanced 14nm EUV DDR5 DRAM: https://news.samsung.com/global/samsung-starts-mass-production-of-most-a...
[2] Samsung Announces Global Launch of the Galaxy S23 Series: https://news.samsung.com/global/samsung-announces-global-launch-of-the-g...

3D DRAM时代@@@@即@@将到@@来@@，泛林@@集团@@这样构想@@3D DRAM的@@未来@@@@架构@@@@

judy — Thu, 03 Aug 2023 06:39:06 +0000

作者@@：泛林@@集团@@ Semiverse Solutions 部门@@ SEMulator3D®应用工程总监@@Benjamin Vincent

动态随机存取@@存储@@器@@@@ (DRAM) 是@@一种集成@@电路@@，目前@@@@广泛应用于需要@@低@@成本和@@高@@容量@@内存@@的@@数字电子设备@@，如@@现代@@计算@@机@@、显卡@@、便携式设备和@@游戏@@机@@。

技术@@进步驱动了@@DRAM的@@微缩@@@@，随着@@技术@@在@@节点@@间迭代@@@@@@，芯片整体面积不断缩小@@。DRAM也紧随@@NAND的@@步伐@@，向@@三维发展@@，以@@提高@@单@@位@@面积的@@存储@@单@@元数量@@。（NAND指@@“NOT AND”，意为@@进行与@@非逻辑运算@@的@@电路单@@元@@。）

这一趋势有利于整个@@行业的@@发展@@，因为@@@@它能推动存储@@器技术@@的@@突破@@，而@@且每平方微米存储@@单@@元数量的@@增加意味着生产成本的@@降低@@@@。

DRAM技术@@的@@不断微缩@@正推动向@@使@@用@@水平@@电容器@@堆叠@@的@@三维器件@@结构的@@发展@@。

行业由@@2D DRAM发展到@@@@3D DRAM预计@@需要@@多长时间@@？以@@目前@@@@的@@技术@@@@能力来看@@，需要@@5到@@8年@@。与@@半导体行业的@@许多进步一样@@@@，下一阶段始于计划@@。或@@者说@@，在@@DRAM领域@@，下一阶段始于架构@@@@。

泛林@@集团@@正在@@使@@用@@@@SEMulator3D®计算@@机仿真软件构想@@3D DRAM的@@架构@@@@，来探索@@DRAM的@@未来@@@@。SEMulator3D®计算@@机仿真软件通常通过模拟实际晶圆制造的@@过程来虚拟加工半导体器件@@@@。以@@下是@@我们对@@@@3D DRAM架构@@的@@设想@@，涉及@@六个方面@@@@：

微缩@@问题@@

DRAM单@@元电路由一个晶体管和@@一个电容器@@组成@@@@。晶体管负责传输电流@@@@，使@@信息@@（位@@）能够被写入或@@读取@@，而@@电容器@@则用于存储@@位@@@@。

DRAM结构由被称为@@@@“位@@线@@(BL)”的@@导电材料@@@@/结构组成@@@@，位@@线@@提供注入晶体管的@@载流子@@（电流@@）。晶体管就像一个闸门@@，可以@@打开@@（接通@@）或@@关闭@@（断开@@），以@@保持或@@停止电流@@在@@器件@@内的@@流动@@。这种栅极@@状态由施加在@@被称为@@@@“字线@@(WL)”的@@接触导电结构上的@@电压偏置来定义@@。如@@果晶体管导通@@，电流@@将流过晶体管到@@达电容器@@@@，并存储@@在@@电容器@@中@@@@。

电容器@@需要@@有较高@@的@@深宽比@@@@，这意味着它的@@高@@度@@远大于宽度@@@@。在@@一些早期的@@@@@@DRAM中@@，电容器@@的@@有源区被嵌入到@@硅衬底中@@@@。在@@最近@@几代@@@@DRAM中@@，电容器@@则是@@在@@晶体管顶部进行加工@@。

一个区域内可存储@@的@@位@@数或@@者说@@单@@位@@存储@@单@@元的@@平均面积对@@微缩@@至@@关重要@@。目前@@@@（见上图@@@@@@D1z），每个存储@@单@@元的@@面积约@@为@@@@20.4E-4µm2。很快@@，通过增高@@电容器@@减小面积以@@提高@@位@@密度@@@@@@@@（即@@进一步减小单@@位@@存储@@单@@元面积@@）的@@方法将变得不可行@@，因为@@@@用于电容器@@制造的@@刻蚀和@@沉积工艺@@无法处理极端@@（高@@）的@@深宽比@@。

上图@@@@显示@@，半导体行业预计@@能够在@@@@单@@位@@存储@@单@@元面积达到@@约@@@@10.4E-4µm2前@@（也就是@@大约@@@@5年@@后@@@@）维持@@2D DRAM架构@@。之后@@@@，空间不足将成为@@@@@@问题@@，这很可能提升对@@垂直架构@@也就是@@@@3D DRAM的@@需求@@。

堆叠@@挑战@@

为@@了推进@@@@DRAM微缩@@，很自@@然地需要@@将@@2D DRAM组件侧放并堆叠@@起来@@。但@@这面临几个难题@@：

水平@@方向@@需要@@横向@@刻蚀@@，但@@由于@@凹槽尺寸差异很大@@，横向@@刻蚀非常困难@@。

在@@堆栈刻蚀和@@填充工艺@@中@@需要@@使@@用@@不同的@@材料@@@@，这给制造带来了困难@@。

连接不同@@3D组件时存在@@集成@@难题@@。

最后@@@@，为@@了让@@这一方案更具竞争力@@，需要@@缩短电容器@@@@(Cap)的@@长度@@@@@@（电容器@@的@@长度@@@@@@不能和@@高@@度@@一样@@@@）并进行堆叠@@@@，以@@提升单@@位@@面积的@@存储@@单@@元数量@@。

2D DRAM架构@@垂直定向@@视图@@@@（左图@@@@）。将其翻转并将结构堆叠@@在@@一起@@（右图@@@@）的@@做法不可行的@@主要原因是@@需要@@刻蚀横向@@空腔@@，并将其以@@不同的@@横向@@深度@@填充到@@硅有源区中@@@@。

想象一下@@，上图@@@@表@@示@@的@@结构不变@@，将其顺时针旋转@@90度@@，结构将处于自@@上而@@下的@@视图@@中@@@@。在@@这个方向@@上@@，可以@@堆叠@@纳米@@薄片@@。但@@同样@@，这种情况下@@，原始设计@@显示的@@区域非常密集@@，因此@@位@@线@@和@@电容器@@需要@@自@@上而@@下地进行工艺@@处理@@，并且距离很近@@。要实现这种方向@@的@@堆叠@@@@ (3D)，需要@@重新设计@@架构@@@@。

重新构想的@@架构@@@@@@

我们的@@团队使@@用@@泛林@@集团@@@@SEMulator3D进行了@@几处更改@@，在@@减小硅区域的@@同时@@为@@电容器@@的@@工艺@@处理提供更多空间@@，从@@而@@缩小纳米@@薄片的@@面积@@。

首先@@，我们将位@@线@@移到@@了纳米@@薄片的@@另一侧@@，使@@电流@@通过晶体管栅极@@穿过整个@@纳米@@薄片@@，这能够从@@总体上增加电容器@@工艺@@处理的@@空间@@，并减小硅区域的@@面积@@。

其次@@，我们引入栅极@@全包围@@晶体管@@，以@@进一步缩小硅有源区@@。此外@@，我们还将曾经又窄又高@@的@@电容@@器变得又短又宽@@。之所以@@能够做到@@这一点@@，是@@因为@@@@把位@@线@@移到@@架构@@的@@中@@心@@@@，从@@而@@获得了更多空间@@。

最后@@@@，我们通过在@@位@@线@@接触@@点两侧放置晶体管@@/电容器@@的@@方式增加每个位@@线@@接触@@点的@@晶体管@@@@/电容器@@数量@@（没有理由将每条位@@线@@的@@晶体管@@数量限制在@@两个以@@内@@）。之后@@@@，就可以@@堆叠@@这种重新配置@@（如@@上图@@@@自@@上而@@下的@@视图@@所示@@@@）的@@纳米@@薄片了@@。

堆叠@@3D DRAM的@@第一次迭代@@@@有@@28层@@高@@@@（上图@@@@），将比现在@@的@@@@D1z高@@两个节点@@@@（单@@位@@存储@@单@@元面积约@@@@13E-4µm2）。当然@@，层@@数越多@@，位@@数越多@@，密度@@@@也就越大@@。

创新连接@@

3D DRAM的@@新@@架构@@只是@@一个开始@@。除了配置之外@@，还必须就金属@@化和@@连接性做出改变@@。

我们在@@@@设计@@中@@提出了几种新的@@@@方法来促使@@电流@@通过中@@央的@@位@@线@@堆叠@@@@，包括@@连接各层@@的@@@@水平@@@@MIM（金属@@－绝缘层@@@@－金属@@）电容器@@阵列@@@@，以@@及@@将栅极@@包裹在@@硅晶体管周围@@（栅极@@全包围@@）。其原理是@@@@，当电流@@通过时@@，只有目标位@@线@@@@（层@@）被激活@@。在@@被激活@@的@@层@@中@@@@，电流@@可以@@连接到@@正确的@@晶体管@@@@。

28层@@3D纳米@@薄片的@@关键组件包括@@@@：

一叠栅极@@全包围@@纳米@@薄片硅晶体管@@

两排晶体管之间@@的@@位@@线@@层@@@@

24 个垂直字线@@@@

位@@线@@层@@和@@晶体管之间@@@@、晶体管和@@电容器@@之间@@的@@互连@@

水平@@MIM（金属@@－绝缘层@@@@－金属@@）电容器@@阵列@@@@

通孔阵列@@@@

为@@了避免@@3D NAND中@@使@@用@@的@@台阶式结构的@@局限性@@@@，我们建议引入穿过硅堆栈层@@且可以@@在@@特定层@@停止@@（每层@@一个通孔@@）的@@通孔阵列@@@@结构@@，将接触点置于存储@@单@@元内部@@。沟槽制作完成后@@@@，我们引入只存在@@于侧墙的@@隔离层@@@@。

高@@沟槽用于引入刻蚀介质以@@去除硅@@，然后@@在@@空沟槽中@@引入导电金属@@@@。其结果是@@@@，顶部的@@每个方格@@（下面最后@@@@三张图@@片中@@的@@浅绿色和@@紫色方框@@）只与@@下面的@@一层@@连接@@。

位@@线@@接触@@图@@形@@化@@@@

工艺@@要求@@@@

这一虚拟工艺@@中@@涉及@@到@@的@@几个模块@@需要@@独特且创新的@@@@工艺@@@@。迄今为@@止@@，对@@于此类路径的@@探索@@，变量都是@@通过物理测试@@发现和@@完善的@@@@。使@@用@@Semulator3D，我们可以@@实现对@@这些@@参数的@@虚拟优化调整@@。

我们的@@实验使@@工艺@@要求@@@@方面@@对@@规格@@的@@要求@@非常严格@@。刻蚀和@@沉积专家可能会对@@我们的@@模型@@要求@@感到@@震惊@@：例如@@@@，在@@我们的@@架构@@@@中@@@@，需要@@刻蚀和@@填充关键尺寸为@@@@30nm、深度@@为@@@@2µm的@@沟槽@@。

3D DRAM是@@一种前@@沿设计@@@@，要求@@采用@@从@@未见过或@@尝试过的@@工艺@@和@@设计@@@@，这是@@@@从@@概念走向@@原型@@的@@唯一途径@@。我们可以@@进一步推进@@实验@@，以@@了解不同晶圆之间@@的@@工艺@@差异@@。

未来@@趋势@@

3D DRAM技术@@有望成为@@@@推动@@DRAM微缩@@的@@关键因素@@@@。单@@位@@存储@@单@@元面积和@@电容器@@尺寸@@（长度@@@@）之间@@的@@适当平衡需要@@通过各种工艺@@@@/设计@@优化来确定@@，就如@@上述的@@这些@@方案@@。

通过虚拟加工新架构@@设计@@的@@原型@@@@，测试@@不同存储@@密度@@@@下的@@不同@@DRAM设计@@方案@@，并为@@可以@@帮助@@制造未经测试@@器件@@技术@@的@@单@@位@@工艺@@提升规格@@要求@@@@，SEMulator3D可以@@在@@制造中@@发挥重要作用@@。

这项研究是@@未来@@技术@@评估的@@起点@@，有助于确定详细的@@工艺@@和@@设备规格@@要求@@@@、可制造性和@@良率分析@@，并因此@@助力工艺@@可用性和@@变异性@@、技术@@性能以@@及@@面积和@@成本方面@@的@@分析@@。

文章来源@@@@：泛林@@集团@@

10nm后@@，DRAM有这些@@发展方向@@@@

judy — Tue, 13 Jun 2023 03:03:58 +0000

来源@@：内容由半导体行业观察@@（ID：icbank）编译自@@@@allaboutcircuits，谢谢@@。

半导体公司@@正在@@推动@@ DRAM 的@@进步@@，突破性能@@、密度@@@@和@@效率的@@界限@@。这是@@@@最近@@的@@一些例子@@。

动态随机存取@@存储@@器@@@@(DRAM) 长期以@@来@@一直是@@现代@@计算@@必不可少的@@@@，为@@各种应用程序提供快速和@@易失性存储@@@@。然而@@@@，随着@@对@@性能和@@内存@@密度@@@@的@@需求@@不断上升@@，DRAM 面临着缩小到@@@@ 10 nm 工艺@@甚至@@超过@@ 10 nm 工艺@@的@@挑战@@。

尽管存在@@这些@@障碍@@，DRAM 制造商仍继@@续通过创新方法突破界限@@。本文讨论了@@ DRAM 行业的@@一些新进展@@，并探讨了推动这些@@存储@@器进步的@@技术@@@@@@。

首先@@，为@@什么@@ DRAM 很难扩展@@@@？

扩展@@ DRAM 的@@主要问题之一是@@降低@@单@@元电容@@，这会影响@@内存@@密度@@@@和@@数据保留@@。DRAM 制造商采取了各种策略来处理这个问题@@。一种方法是@@使@@用@@高@@级@@材料@@@@，例如@@@@高@@@@ k 电介质@@，它可以@@增强@@单@@个@@@@cell、的@@电容@@。

该技术@@的@@一个重要发展是@@三维@@ (3D) 集成@@。通过垂直堆叠@@多层@@存储@@单@@元@@，制造商绕过了横向@@尺寸缩小@@ 10 纳米@@所施加的@@限制@@。这种垂直架构@@对@@于扩展@@至@@关重要@@，因为@@@@多层@@不会影响@@性能@@。

先进的@@光刻@@方法也有助于@@ DRAM 缩放@@。新技术@@@@，如@@极紫外@@ (EUV) 光刻@@，已经出现以@@克服传统光学光刻@@的@@局限性@@@@。它们使@@制造商能够实现更精细的@@尺寸并提高@@@@ DRAM 单@@元的@@整体性能@@。除了先进的@@材料@@@@、集成@@和@@光刻@@之外@@，开发人员已经证明@@，创新的@@@@电路设计@@和@@制造工艺@@也可以@@在@@解决@@ DRAM 尺寸方面@@发挥不可或@@缺的@@作用@@。以@@下是@@一些公司@@这样做的@@例子@@。

三星@@的@@@@ 12 纳米@@ DRAM 和@@第一款@@ CXL DRAM

多年@@来@@，三星@@一直是@@@@ DRAM 行业的@@主要参与@@者@@。最近@@，该公司@@在@@其@@ 12 纳米@@ DRAM 和@@业界首款@@ CXL（Compute Express Link）DRAM 方面@@取得了重大进展@@。

据三星@@称@@，新的@@@@16 GB、12 nm DDR5 DRAM具有精致的@@电路@@、优化的@@单@@元结构和@@低@@工作电压@@，可将功耗降低@@@@多达@@ 23%，同时@@将晶圆生产率提高@@多达@@ 20%。它的@@最高@@速度@@@@为@@@@ 7.2 Gbps，这是@@@@通过有助于增加@@cell电容的@@新@@型@@高@@@@ κ 材料@@实现的@@@@。高@@电容使@@其更容易区分数据信号并降低@@噪声@@。

去年@@@@ 12 月@@，三星@@成功评估了其@@ 16-GB DDR5 DRAM 与@@ AMD 的@@兼容性@@@@，目前@@@@正在@@与@@全球@@ IT 公司@@合作@@，以@@推动其在@@下一代@@@@ DRAM 市场@@的@@创新@@。

凭借其基于@@@@ CXL 2.0 构建的@@首款@@ 128 GB CXL DRAM，三星@@旨在@@弥合内存@@与@@高@@性能计算@@@@之间@@的@@差距@@。它支持@@@@ PCle 5.0 接口@@（x8 通道@@）并提供高@@达每秒@@@@@@@@ 35 GB 的@@带宽@@。此外@@，据说该设备支持@@动态内存@@分配@@、高@@效数据移动@@和@@共享内存@@池@@，使@@开发人员能够针对@@@@特定应用程序需求优化内存@@资源@@。

内存@@池涉及@@在@@服务@@器平台@@上绑定多个@@ CXL 内存@@块以@@形成池@@，并允许主机根据需要@@从@@块中@@分配内存@@@@。这种方法最大限度@@地提高@@了效率并降低@@了运营成本@@。

美光@@将通过@@ EUV 光刻@@技术@@@@在@@日@@本扩展@@@@ DRAM

美光@@、SK 海力士@@和@@其他行业领跑者等制造商认识到@@极紫外@@ (EUV) 光刻@@技术@@@@在@@推动其@@ DRAM 产品@@组合方面@@的@@关键作用@@。美光@@在@@@@ EUV 光刻@@技术@@@@上进行了@@大量投资@@，因为@@@@它具有出色的@@分辨率@@，能够在@@@@ DRAM 单@@元内创建更小@@@@、更精确的@@特征@@。

美光@@科技已宣布计划@@ 首次在@@日@@本引入@@ EUV 光刻@@技术@@@@，以@@制造其下一代@@@@ DRAM，即@@ 1-gamma (1γ) 节点@@。1-gamma 节点@@跟@@在@@@@1-beta 节点@@之后@@@@@@，这是@@@@当今最先进的@@@@ DRAM 节点@@之一@@，美光@@在@@@@其广岛工厂大量生产@@。该公司@@相信@@ EUV 技术@@将带来更快@@、更节能和@@更高@@性能的@@内存@@产品@@@@@@。它计划从@@@@ 2025 年@@起在@@台湾和@@日@@本生产@@ 1-gamma 节点@@。

NEO Semiconductor 创造@@ 3D X-DRAM

虽然内存@@领导者在@@@@ DRAM 领域@@占据主导地位@@@@，但@@像@@ NEO Semiconductor 这样的@@初创公司@@正在@@通过采用@@@@@@ DRAM 技术@@的@@创新方法取得重大进展@@。特别是@@@@，NEO Semiconductor 最近@@推出@@了一项名为@@@@ 3D X-DRAM 的@@技术@@@@，该技术@@利用@@ 3D 集成@@来克服传统@@ DRAM 的@@局限性@@。

DRAM

三星@@电子@@宣布@@12纳米@@级@@@@DDR5 DRAM已开始量产@@@@

judy — Thu, 18 May 2023 02:16:41 +0000

三星@@电子@@最新推出@@的@@@@@@DRAM将以@@更高@@的@@能效和@@生产率@@，优化人工智能@@@@应用在@@内的@@@@下一代@@计算@@@@

今日@@@@，三星@@电子@@宣布@@其采用@@@@12纳米@@级@@@@工艺@@技术@@@@的@@@@@@16Gb DDR5 DRAM已开始量产@@@@。三星@@本次应用的@@前@@沿制造工艺@@@@，再次奠定了其在@@尖端@@DRAM技术@@方面@@的@@优势@@@@。

三星@@电子@@内存@@产品@@@@与@@技术@@执行副总裁@@Jooyoung Lee表@@示@@：

采用@@差异化的@@工艺@@技术@@@@，三星@@业内先进的@@@@12纳米@@级@@@@DDR5 DRAM具备出色的@@性能和@@能效@@，最新推出@@的@@@@DRAM反映了我们持续开拓@@DRAM市场@@的@@决心@@。这不仅意味着我们为@@满足@@计算@@市场@@对@@大规模数据处理的@@需求@@@@，提供高@@性能和@@高@@容量@@的@@产品@@@@@@，而@@且还将通过商业化的@@下一代@@解决方案@@@@，助力实现更高@@的@@生产力@@。

与@@上一代@@产品@@相比@@@@@@，三星@@最新的@@@@@@12纳米@@级@@@@DDR5 DRAM功耗降低@@@@了@@23%，晶圆生产率提高@@了@@20%。出色的@@能效表@@现@@，使@@它能够成为@@@@全球@@IT企业@@的@@服务@@器和@@数据中@@心@@@@节能减排的@@优秀解决方案@@@@。

三星@@12纳米@@级@@@@工艺@@技术@@@@的@@@@@@开发基于@@一种新型@@高@@@@κ材料@@，这种新型@@材料@@有助于提高@@@@电池电容@@。高@@电容使@@数据信号出现明显的@@电位@@差@@，从@@而@@更易于准确地区分@@。同时@@，三星@@在@@降低@@工作电压和@@噪声方面@@的@@成果@@，也让@@此解决方案@@更加适用于客户公司@@的@@需求@@@@。

三星@@12纳米@@级@@@@DDR5 DRAM最高@@可支持@@@@7.2吉比特@@/秒@@（Gbps）的@@速度@@@@@@，相当于每秒@@@@可处理大约@@两部@@30GB的@@超高@@清@@电影@@@@。三星@@为@@满足@@客户需求将持续扩大@@12纳米@@级@@@@DRAM的@@产品@@@@阵容@@，以@@支持@@越来越多的@@应用@@，助力数据中@@心@@@@@@、人工智能@@@@在@@内的@@@@下一代@@计算@@@@。

三星@@在@@去年@@@@@@12月@@完成了@@16Gb DDR5 DRAM与@@AMD的@@兼容性@@@@评估@@，并将继@@续与@@全球@@IT公司@@合作@@，推动下一代@@@@DRAM市场@@的@@创新@@。

关于@@三星@@@@电子@@

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三星@@电子@@推出@@首款@@支持@@@@CXL 2.0的@@CXL DRAM

judy — Mon, 15 May 2023 01:13:39 +0000

三星@@电子@@宣布@@，研发出其首款支持@@@@Compute Express Link™（CXL™）2.0的@@128GB DRAM。同时@@，三星@@与@@英特尔密切合作@@，在@@英特尔@@®至@@强@@®平台@@上取得了具有里程碑意义的@@进展@@。

继@@2022年@@五月@@@@，三星@@电子@@研发出其首款基于@@@@CXL 1.1的@@CXL DRAM（内存@@扩展@@@@器@@）后@@，又继@@续推出@@支持@@@@CXL 2.0的@@128GB CXL DRAM，预计@@将加速@@下一代@@存储@@解决方案@@的@@商用化@@@@。该解决方案@@支持@@@@PCIe 5.0（x8通道@@），提供高@@达每秒@@@@@@35GB的@@带宽@@。

三星@@电子@@新业务企划副总裁@@Jangseok Choi表@@示@@：

作为@@@@CXL联盟的@@董事会成员@@，三星@@电子@@在@@@@CXL技术@@上一直处于前@@沿地位@@@@，这一突破性的@@进展强化了我们通过与@@全球各地的@@数据@@中@@心@@@@@@、企业@@级@@服务@@器和@@芯片公司@@合作@@@@，进一步扩大@@CXL生态系统@@@@的@@决心@@。

英特尔公司@@技术@@创新总监@@Jim Pappas表@@示@@：

英特尔很高@@兴与@@三星@@@@合作@@，共同投资一个充满活力的@@@@CXL生态系统@@@@。英特尔将继@@续与@@三星@@@@携手@@，促进创新@@CXL产品@@在@@整个@@行业的@@发展和@@采用@@@@。

澜起科技总裁@@Stephen Tai表@@示@@：

澜起科技很高@@兴能够量产@@第一批支持@@@@CXL 2.0的@@控制器@@，我们期待与@@三星@@@@继@@续加强合作@@，推进@@CXL技术@@发展并扩大其生态系统@@@@@@。”

CXL 2.0是@@三星@@@@有史以@@来@@第一个支持@@内存@@池@@（Pooling）的@@产品@@@@。内存@@池是@@一种内存@@管理技术@@@@，它将服务@@器平台@@上的@@多个@@CXL内存@@块绑定在@@一起@@，形成一个内存@@池@@，使@@多个主机能够根据需要@@从@@池中@@动态分配内存@@@@。这项新技术@@@@使@@客户尽可能的@@降本增效@@，从@@而@@帮助@@企业@@将有限的@@资源重新投资于增强@@服务@@器内存@@中@@去@@。

CXL作为@@@@下一代@@@@，能够为@@高@@性能服务@@器系统@@中@@与@@@@CPU一起使@@用@@的@@加速@@器@@、DRAM和@@存储@@设备提高@@效率@@。由于@@它与@@主内存@@@@（main DRAM）共同使@@用@@时可扩大带宽和@@容量@@，该技术@@的@@进步@@有望在@@人工智能@@@@@@（AI）和@@机器学习@@@@（ML）等核心技术@@@@，对@@处理高@@速数据的@@需求@@极大增加的@@下一代@@计算@@市场@@引起轰动@@。

关于@@三星@@@@电子@@

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CXL 2.0
DRAM

大为@@创芯@@：DRAM Q3有望反弹@@，但@@NAND Flash反弹有难度@@@@

judy — Mon, 24 Apr 2023 09:33:05 +0000

作者@@：张国斌@@，曾思敏@@

当一个市场@@处于下行趋势时@@，需要@@有新的@@@@刺激@@，才能改变市场@@的@@走势@@，在@@经历近一年@@大幅下跌之后@@@@@@ ，有哪些行业将给存储@@产业注入新的@@@@活力@@，改变其走势呢@@？在@@近日@@@@的@@@@2023CFMS闪存峰会上@@，深圳市@@大为@@创新科技股份有限公司@@@@(股票代@@码@@：002213，下称@@“大为@@股份@@”)旗下存储@@业务子公司@@深圳市@@大为@@创芯@@微电子科技有限公司@@@@（下称@@“大为@@创芯@@”）首席技术@@官陈宗廷在@@接受@@188足彩网@@@@ 等媒体采访时指@@出@@，他认为@@@@人工智能@@@@@@、新能源汽车等将带动存储@@市场@@@@反弹@@。

“人工智能@@@@应用主要分为@@四个流程@@，感知@@、运算@@、学习和@@生成@@。运算@@跟@@学习会用到@@非常多的@@存储@@@@，尤其是@@@@在@@学习的@@过程中@@@@，因为@@@@要把已知的@@资料跟@@算法分别归类去做储存@@，所以@@对@@存储@@需求很大@@，这也是@@大为@@创芯@@积极在@@布局的@@市场@@@@，亦是@@大为@@创芯@@的@@优势@@领域@@@@，如@@人脸辨识@@、智能@@家居@@，都是@@贴近消费者的@@产品@@@@@@，这个领域@@是@@大为@@创芯@@有成熟产品@@的@@领域@@@@。”他解释说@@，“存储@@市场@@@@，2022年@@其实就已经很低@@迷@@，整个@@的@@供给是@@大于需求的@@@@。但@@是@@@@如@@果反过来看@@，DRAM各厂家已经确定减产了@@，所以@@在@@@@23年@@的@@三季度@@@@DRAM会到@@达一个供需平衡@@，然后@@年@@底有机会反弹@@。”

不过@@他认为@@@@@@NAND Flash反弹有难度@@@@，因为@@@@NAND flash早就已经供给大于需求了@@，而@@且随着@@新制程的@@推出@@@@，整个@@flash市场@@比较难达到@@一个供需平衡@@。不过@@，数字化推动数据中@@心@@@@兴起@@，在@@数据中@@心@@@@领域@@@@，DRAM跟@@SSD 的@@需求@@量是@@非常庞大的@@@@。所以@@在@@@@国内数据中@@心@@@@带动下@@，会不会让@@整个@@国内市场@@触底反弹@@？他认为@@@@2023年@@Q4也许有机会@@。

此外@@，他认为@@@@在@@新能源车的@@带动下@@，车用存储@@器也会反弹@@。而@@随着@@@@chatGPT走热@@，也会用到@@大量的@@内存@@条@@和@@@@SSD，甚至@@延伸@@到@@消费者终端的@@嵌入式产品@@里@@。

他表@@示@@针对@@@@这样的@@趋势@@，大为@@创芯@@为@@数据中@@心@@@@规划了@@DDR5内存@@条@@，产品@@有望陆续在@@@@2023年@@第四季@@度@@和@@@@2024年@@第一季@@度@@量产@@@@。在@@新能源汽车领域@@@@，大为@@创芯@@会推出@@新能源汽车专用的@@@@DRAM(Low Power DDR/DDR)、eMMC等宽温级@@产品@@@@，布局汽车辅助驾驶@@360环视领域@@@@，目前@@@@已经有客户群@@。

从@@技术@@发展趋势来看@@，PC市场@@内存@@条@@已经从@@@@DDR4向@@DDR5迭代@@@@，网@@通产品@@也普及@@了@@DDR4，而@@嵌入式存储@@产品@@今年@@@@有望从@@@@DDR3升级@@到@@@@DDR4。一方面@@原因是@@@@DDR3减产导致@@供给不足@@，消费者对@@存储@@性能要求@@提升@@；另一方面@@@@，去年@@@@疫情影响@@了消费信心@@，运营商支出缩减@@，导致@@DDR4推广进程被推迟@@。

“大为@@创芯@@会将@@DDR3和@@DDR4作为@@@@今年@@@@推广重点@@。”陈宗廷表@@示@@@@，“今年@@@@公司@@嵌入式存储@@的@@重点还是@@以@@网@@通为@@应用中@@心@@@@，配合大为@@股份@@智能@@终端事业板块的@@发展@@。”

SK海力士@@推出@@全球超快移动@@@@DRAM——LPDDR5T

judy — Fri, 03 Feb 2023 02:46:21 +0000

推出@@LPDDR5X后@@，仅隔两个月@@成功开发出速度@@@@提高@@@@@@13%的@@新@@产品@@@@@@，兼具高@@速度@@@@和@@低@@功耗@@@@
采用@@HKMG工艺@@实现性能的@@极大化@@
“不断加紧超前@@的@@技术@@@@开发@@，将成为@@@@@@IT领域@@的@@游戏@@规则改变者@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）25日@@宣布@@，公司@@成功开发出当前@@速度@@@@最快的@@移动@@@@DRAM（内存@@）“LPDDR5T(Low Power Double Data Rate 5 Turbo)”，并已向@@客户提供了样品@@。

继@@SK海力士@@在@@去年@@@@@@11月@@推出@@的@@移动@@@@DRAM LPDDR5X1，将其性能提升成功开发出了@@LPDDR5T。本次产品@@的@@速度@@@@@@比现有产品@@快@@13%，运行速度@@@@高@@达@@9.6Gbps（Gb/s）。公司@@为@@了强调其超高@@速度@@@@特性@@，命名时在@@规格@@名称@@“LPDDR5”上加以@@@@“Turbo（涡轮增压@@）”作为@@@@了后@@缀@@。

¹LPDDR（低@@功耗@@双倍@@数据速率@@）：是@@用于智能@@手机@@@@和@@平板电脑@@等移动@@端@@产品@@的@@@@DRAM规格@@，因以@@耗电量最小化为@@目的@@@@@@，具有低@@电压运行特征@@。规格@@名称附有@@“LP（Low Power，低@@功耗@@）”，最新规格@@为@@第七代@@@@LPDDR（5X），按@@1-2-3-4-4X-5-5X的@@顺序开发@@而@@成@@。LPDDR5T是@@SK海力士@@业界首次开发的@@产品@@@@@@，是@@第八代@@@@LPDDR6正式问世之前@@@@@@，将第七代@@@@LPDDR（5X）性能进一步升级@@的@@产品@@@@@@。

同时@@，LPDDR5T在@@国际半导体标准@@化组织@@(JEDEC)规定的@@最低@@电压@@1.01~1.12V（伏特@@）下运行@@。公司@@强调本次产品@@兼具了高@@速度@@@@和@@低@@功耗@@的@@特性@@。

SK海力士@@表@@示@@@@：“公司@@推出@@每秒@@@@@@8.5Gb速度@@@@的@@@@LPDDR5X后@@，仅隔两个月@@再次突破了技术@@局限@@。今后@@将供应客户所需求的@@多种容量产@@品@@，进一步巩固移动@@@@DRAM市场@@的@@主导权@@。”

公司@@近期向@@客户提供了将@@LPDDR5T芯片组合为@@@@16GB(千兆@@)容量的@@封装样品@@。该样品的@@数据@@处理速度@@@@可达@@每秒@@@@@@77GB，相当于每秒@@@@处理@@15部全高@@清@@（Full-HD）电影@@。

SK海力士@@计划采用@@第@@4代@@10纳米@@级@@@@（1a）精细工艺@@@@，将于@@今年@@@@下半年@@推进@@本次产品@@的@@量产@@@@。

另外@@，SK海力士@@在@@本次产品@@中@@也采用@@了@@“HKMG（High-K Metal Gate）”2工艺@@。公司@@表@@示@@@@：“本次产品@@通过采用@@@@@@HKMG工艺@@技术@@实现了最佳性能表@@现@@。坚信在@@下一代@@@@LPDDR6问世之前@@@@，大幅拉开技术@@差距的@@@@LPDDR5T将主导该市场@@@@。”

²HKMG（High-K Metal Gate）：在@@DRAM晶体管内的@@绝缘膜上采用@@高@@@@K栅电介质@@@@，在@@防止漏电的@@同时@@还可改善电容@@（Capacitance）的@@新@@一代@@工艺@@@@。不仅可以@@提高@@内存@@速度@@@@@@，还可降低@@功耗@@@@。SK海力士@@去年@@@@@@11月@@在@@移动@@@@DRAM上全球首次采用@@了@@HKMG工艺@@。

IT行业预测@@，今后@@在@@智能@@手机@@@@@@5G时代@@@@，能够满足@@高@@速度@@@@@@、高@@容量@@、低@@功耗@@等所有@@配置的@@高@@性能存储@@器需求将会增长@@。在@@这种趋势下@@，SK海力士@@期待@@LPDDR5T的@@应用范围不仅限于智能@@手机@@@@@@，还将扩展@@到@@人工智能@@@@@@(AI)、机器学习@@(Machine Learning)、增强@@/虚拟现实@@(AR/VR)。

SK海力士@@DRAM商品企划担当副社长柳成洙表@@示@@@@：“公司@@通过@@本次新产品@@@@的@@开发@@，提前@@满足@@了客户对@@高@@速度@@@@产品@@的@@需求@@@@。今后@@也将致力于开发引领新一代@@半导体市场@@的@@超前@@技术@@@@，成为@@@@IT领域@@的@@游戏@@规则改变者@@。”

关于@@SK海力士@@

SK海力士@@总部位@@于韩国@@，是@@一家全球领先的@@半导体供应商@@，为@@全球客户提供@@DRAM(动态随机存取@@存储@@器@@@@)，NAND Flash(NAND快闪存储@@器@@)和@@CIS(CMOS图@@像传感器@@)等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@，请点击公司@@网@@站@@www.skhynix.com， news.skhynix.com.cn。

三星@@电子@@推出@@首款@@12纳米@@级@@@@DDR5 DRAM

judy — Thu, 22 Dec 2022 03:06:08 +0000

三星@@电子@@新款@@@@DRAM将于@@2023年@@开始量产@@@@，以@@优异的@@性能和@@更高@@的@@能效@@，推动下一代@@@@计算@@@@、数据中@@心@@@@和@@@@AI应用的@@发展@@

三星@@电子@@宣布@@，已成功开发出其首款采用@@@@12纳米@@（nm）级@@工艺@@技术@@@@打造的@@@@16 Gb DDR5 DRAM，并与@@@@AMD一起完成了兼容性@@方面@@的@@产品@@@@评估@@。

三星@@电子@@首款@@12纳米@@级@@@@DDR5 DRAM

三星@@电子@@高@@级@@副总裁@@兼@@DRAM产品@@与@@技术@@负责人@@Jooyoung Lee表@@示@@："三星@@12nm级@@DRAM将成为@@@@@@推动整个@@市场@@广泛采用@@@@DDR5 DRAM的@@关键因素@@。凭借卓越的@@性能和@@能效@@，我们希望@@新款@@@@DRAM能够成为@@@@下一代@@计算@@@@、数据中@@心@@@@和@@@@AI驱动系统@@等领域@@更可持续运营的@@基础@@。"

AMD高@@级@@副总裁@@、企业@@院士兼客户@@、计算@@、图@@形@@首席技术@@官@@Joe Macri表@@示@@："创新往往少不了与@@行业伙伴的@@密切合作@@，来拓宽技术@@的@@边界@@。我们很高@@兴能与@@三星@@@@电子@@再度@@合作@@，特别是@@@@推出@@在@@@@Zen平台@@上优化和@@验证的@@@@DDR5内存@@产品@@@@。"

三星@@电子@@首款@@12纳米@@级@@@@DDR5 DRAM

这一技术@@突破是@@通过使@@用@@一种新的@@@@高@@介电@@（high-k）材料@@来增加电池电容@@，以@@及@@改进关键电路特性的@@专利设计@@技术@@而@@实现的@@@@。结合先进的@@多层@@极紫外@@（EUV）光刻@@技术@@@@，新款@@DRAM拥有三星@@最高@@的@@@@DDR5 Die密度@@@@（Die density），可使@@晶圆生产率提高@@@@20%。

基于@@DDR5最新标准@@@@，三星@@12nm级@@DRAM将解锁高@@达@@7.2千兆@@每秒@@@@@@（Gbps）的@@速度@@@@@@，这意味着一秒@@钟内处理两部@@30GB的@@超高@@清@@（UHD）电影@@。

新款@@DRAM同时@@拥有卓越的@@速度@@@@@@与@@更高@@的@@能效@@。与@@上一代@@三星@@@@DRAM产品@@相比@@@@，12nm级@@DRAM的@@功耗降低@@@@约@@@@23%，对@@于更多追求环保经营的@@全球@@IT企业@@来说@@，这将会是@@值@@得考虑的@@优选解决方案@@@@。

随着@@2023年@@新款@@@@DRAM量产@@，三星@@计划将这一基于@@先进@@12nm级@@工艺@@技术@@@@的@@@@DRAM产品@@扩展@@到@@更广泛的@@市场@@领域@@@@，同时@@继@@续与@@行业伙伴合作@@，推动下一代@@@@计算@@@@的@@快速发展@@。

三星@@电子@@首款@@12纳米@@级@@@@DDR5 DRAM

关于@@三星@@@@

三星@@以@@@@创新理念和@@技术@@激励世界@@，塑造未来@@@@。三星@@正致力于定义电视@@、智能@@手机@@@@、可穿戴设备@@、平板电脑@@、数字家电@@、网@@络系统@@@@以@@及@@内存@@@@、系统@@LSI、芯片代@@工和@@@@LED解决方案@@的@@世界@@。‍欲知最新消息@@，请访问并关注三星@@半导体@@微信@@（三星@@半导体@@和@@显示官方@@）和@@微博@@（三星@@半导体@@）平台@@。

SK海力士@@引领@@High-k/Metal Gate工艺@@变革@@

judy — Mon, 14 Nov 2022 06:55:04 +0000

作者@@：权彦五@@，SK海力士@@PI技术@@开发担当@@

由于@@传统微缩@@@@(scaling)技术@@系统@@的@@限制@@，DRAM的@@性能被要求@@不断提高@@@@，而@@HKMG(High-k/Metal Gate)则成为@@@@突破这一困局的@@解决方案@@@@。SK海力士@@通过采用@@@@该新技术@@@@@@，并将其应用于全新@@的@@@@1anm LPDDR5X DRAM, 即@@便在@@低@@功率设置下也实现了晶体管性能的@@显著提高@@@@。本文针对@@@@@@HKMG及@@其使@@用@@益处进行探讨@@。

厚度@@挑战@@：需要@@全新@@的@@解决方案@@@@

组成@@DRAM的@@晶体管@@(Transistor)包括@@存储@@数据的@@单@@元晶体管@@(Cell Transistor)、恢复数据的@@核心晶体管@@(Core Transistor)，以@@及@@涉及@@控制逻辑和@@数据输入和@@输出的@@外围@@晶体管@@@@(Peripheral Transistor)。随着@@技术@@的@@进步@@@@，单@@元电容器@@和@@单@@元晶体管在@@@@提高@@@@DRAM存储@@容量方面@@取得了一些技术@@突破@@。另一方面@@@@，对@@于外围@@晶体管@@@@，重点是@@实现工艺@@尺寸微缩@@以@@提高@@性能@@。

栅极@@由绝缘膜@@(栅氧化层@@@@, gate oxide)和@@电极@@(栅电极@@, gate electrode)组成@@，在@@晶体管开关功能中@@发挥主要作用@@。栅氧化层@@@@由@@SiON氧化物@@绝缘体和@@聚硅基电极组成@@@@。随着@@晶体管微缩@@@@的@@提升@@，源极@@1和@@漏极@@@@2之间@@的@@距离越来越近@@，电流@@移动@@速度@@@@加快@@，但@@施加在@@栅极@@上的@@电压也会降低@@@@，以@@降低@@功耗@@@@。

1源极@@：大多数电荷载流子通过其流入晶体管的@@端子@@

2漏极@@：大多数电荷载流子从@@晶体管流出的@@端子@@

但@@还存在@@一个问题@@：为@@了在@@较低@@电压下提高@@性能@@，必须减小栅氧化材料@@@@(SiON)的@@厚度@@@@(Tox)。但@@随着@@厚度@@不断减小@@，栅氧化层@@@@的@@可靠性也会降低@@@@，从@@而@@导致@@功率损耗@@，这限制了厚度@@的@@进一步减小@@。

图@@1. Transistor Scaling(晶体管微缩@@@@)

HKMG：微缩@@与@@性能的@@突破@@

在@@2005年@@前@@后@@@@，逻辑半导体@@3中@@基于@@多晶硅栅极@@@@(Poly-Si Gate)/SiON氧化物@@(poly/SiON)的@@传统微缩@@在@@性能改进方面@@开始表@@现出局限性@@，因为@@@@它无法减小@@SiON栅氧化层@@@@的@@厚度@@@@@@。为@@了克服这些@@局限性@@，根据逻辑晶体管行业发展趋势@@，许多具有颠覆性的@@创新技术@@@@被开发出来@@。

3逻辑半导体@@：通过处理数字数据来控制电子器件@@运行的@@电子器件@@@@

同样明显的@@是@@@@，外围@@/核心晶体管特性正成为@@@@@@DRAM的@@瓶颈@@，在@@需要@@快速提高@@性能的@@高@@端产品@@中@@尤为@@如@@此@@。因此@@，需要@@一种全新@@的@@解决方案@@来克服微缩@@基于@@多晶硅栅极@@@@/SiON氧化物@@的@@晶体管@@时存在@@基本限制@@，并且需要@@在@@@@DRAM中@@采用@@高@@@@k/金属@@栅极@@@@(HKMG)技术@@，这促使@@逻辑晶体管技术@@实现了最重大的@@创新@@。

图@@2. Logic Scaling(逻辑微缩@@@@)的@@机遇与@@挑战@@

借助@@HKMG，一层@@薄薄的@@高@@@@k薄膜@@可取代@@晶体管栅极@@中@@现有的@@@@SiON栅氧化层@@@@，以@@防止泄漏电流@@和@@可靠性降低@@@@。此外@@，通过减小厚度@@@@，可以@@实现持续微缩@@@@，从@@而@@显著减少泄漏@@，并改善基于@@多晶硅@@/SiON的@@晶体管@@的@@速度@@@@@@特性@@。

图@@3. 设备架构@@的@@微缩@@@@进程@@

在@@学术界和@@工业@@@@界@@，研究人员研究了多种高@@@@k薄膜@@材料@@@@。通常情况下@@，基于@@Hf的@@栅氧化层@@@@用于高@@温半导体制造工艺@@@@，因为@@@@它们可以@@确保自@@身和@@硅的@@热稳定性@@。为@@了防止现有多晶硅电极材料@@与@@高@@@@k栅氧化层@@@@之间@@的@@相互作用@@，必须引入金属@@电极来代@@替多晶硅@@。这使@@得名为@@高@@@@k/金属@@栅极@@@@的@@集成@@解决方案@@应运而@@生@@，该解决方案@@将高@@介电常数栅氧化层@@@@与@@金属@@电极相结合@@。

图@@4. 采用@@HKMG的@@效果@@

为@@了将@@SiON/Poly栅极@@转换为@@@@HKMG栅极@@，对@@相关工艺@@的@@几个部分@@进行了@@更改@@，包括@@在@@@@DRAM工艺@@流程中@@形成外围@@电路@@（外围@@晶体管@@）的@@栅极@@材料@@@@(SiON/Poly栅极@@拔出@@→HKMG电极插入@@)。然而@@@@，必须对@@@@HKMG材料@@、工艺@@和@@集成@@流程进行优化@@，以@@适合新材料@@和@@新工艺@@的@@构建块@@。因此@@，需要@@利用复杂的@@开发工艺@@来应对@@以@@下挑战@@。

图@@5. HKMG让@@DRAM开发更加有效且经济@@

1. 兼容性@@: 与@@SiON/Poly栅极@@相比@@@@，HKMG的@@热稳定性相对@@较弱@@。具体来说@@，DRAM需要@@在@@高@@温下进行额外处理@@，以@@实现单@@元阵列@@结构@@，与@@后@@续工艺@@流程中@@对@@通用逻辑半导体@@的@@处理方式截然不同@@。由于@@这个原因@@，HKMG本身的@@可靠性下降@@，导致@@在@@传统逻辑半导体@@中@@未出现相互作用@@。因此@@，必须对@@@@HKMG工艺@@本身和@@现有@@DRAM集成@@工艺@@进行优化@@，以@@了解新交互带来的@@新@@问题并找到@@解决方案@@@@。

2. 新材料@@控制@@: 需要@@引入工艺@@控制措施@@，例如@@@@针对@@@@新物质的@@测量解决方案@@@@，以@@防止现有设备和@@产品@@受到@@新物质和@@新工艺@@的@@影响@@@@。

3. 设计@@与@@测试@@优化@@: 随着@@栅极@@材料@@的@@变化@@，晶体管特性和@@可靠性表@@现与@@传统的@@@@poly/SiON栅极@@截然不同@@，为@@了最大限度@@地发挥@@HKMG的@@优势@@，增强@@不同于@@poly/SiON栅极@@的@@可靠性特征@@，有必要应用新设计@@和@@设计@@方案@@@@，并优化此类测试@@@@。

4. 经济高@@效的@@工艺@@解决方案@@@@: 最后@@@@，必须提供经济高@@效的@@解决方案@@@@，通过工艺@@集成@@优化@@，最大限度@@地减少因引入新材料@@和@@新工艺@@而@@增加的@@成本@@。通过这种方法@@，可以@@控制因引入新工艺@@@@、新设备和@@新工艺@@步骤而@@增加成本@@。

图@@6. HKMG Application

领先的@@低@@功耗@@解决方案@@@@

SK海力士@@通过将@@HKMG工艺@@整合为@@适用于@@DRAM工艺@@的@@形式@@，进行了@@平台@@开发@@。尽管面临极端的@@技术@@@@挑战@@，但@@公司@@通过@@识别与@@@@DRAM流相互作用相关的@@任何潜在@@风险@@，并通过包括@@试点操作在@@内的@@@@预验证工艺@@来确保解决方案@@@@，成功开发和@@批量生产@@HKMG。公司@@的@@目标是@@通过推进@@从@@@@SiON/Poly栅极@@到@@升级@@构件@@HKMG的@@过渡@@，为@@下一代@@技术@@节点@@和@@产品@@带来卓越的@@技术@@@@创新@@。

SK海力士@@的@@@@LPDDR5X DRAM是@@首款在@@低@@功耗@@应用中@@使@@用@@@@HKMG成功批量生产的@@产品@@@@@@，通过大尺度@@微缩@@@@，同时@@利用了全新@@@@HKMG晶体管构建块的@@优势@@@@，晶体管的@@性能获得显著提升@@；考虑到@@@@HKMG的@@固有特性和@@针对@@@@@@HKMG优化的@@设计@@方案@@@@，可以@@有效控制泄漏电流@@@@，较之@@poly/SiON，速度@@@@提高@@@@33%，功耗降低@@@@25%。SK海力士@@的@@@@技术@@不仅达到@@行业的@@目标标准@@@@，还因为@@@@最低@@功耗@@而@@实现@@ESG价值@@最大化@@。

为@@此@@，SK海力士@@还将@@HKMG技术@@平台@@扩展@@至@@可支持@@低@@功耗@@和@@高@@性能产品@@@@@@，增强@@了在@@下一代@@@@HKMG技术@@方面@@的@@技术@@@@竞争力@@。

最后@@@@希望@@特别指@@出的@@是@@@@，近期在@@@@HBM、PIM、AiM等逻辑半导体@@架构@@和@@存储@@器半导体架构@@之间@@的@@融合上呈现出技术@@创新之势@@，而@@HKMG工艺@@在@@@@DRAM中@@的@@应用正契合了这一趋势@@。这表@@明@@@@，在@@半导体制造过程中@@@@@@，逻辑半导体@@的@@先进技术@@解决方案@@与@@@@DRAM工艺@@技术@@之间@@的@@融合正在@@全面展开@@。

文章来源@@@@：SK海力士@@

8.5 Gbps！三星@@LPDDR5X DRAM运行速度@@@@创新高@@@@

judy — Tue, 18 Oct 2022 02:30:37 +0000

在@@骁龙@@（Snapdragon）移动@@平台@@上@@，三星@@以@@@@8.5Gbps的@@运行速度@@@@@@完成了@@LPDDR5X DRAM的@@验证@@，为@@LPDDR（移动@@端@@）内存@@打开了新市场@@@@。

10月@@18日@@，三星@@宣布@@，其最新的@@@@@@LPDDR5X内存@@已通过验证@@，可在@@骁龙@@@@（Snapdragon®）移动@@平台@@上@@使@@用@@@@，该内存@@速度@@@@可达@@到@@当前@@业界最快的@@@@8.5 千兆@@比特每秒@@@@@@（Gbps）。通过优化应用处理器和@@存储@@器之间@@的@@高@@速信号环境@@，三星@@超过了自@@身在@@今年@@@@@@3月@@创下的@@@@7.5Gbps的@@最高@@运行速度@@@@@@，夯实了在@@内存@@市场@@的@@地位@@@@。

三星@@LPDDR5X DRAM 可达@@8.5Gbps的@@运行速度@@@@@@

作为@@@@十多年@@来@@全球移动@@内存@@@@（DRAM）市场@@的@@推动者@@，三星@@一直在@@努力推进@@高@@端智能@@手机@@@@普及@@@@，使@@更多消费者能够在@@@@移动@@设备上体验更为@@强大的@@计算@@性能@@。

凭借低@@功耗@@@@、高@@性能的@@特点@@，LPDDR DRAM（低@@功耗@@双倍@@数据速率@@内存@@@@）正迅速在@@现代@@计算@@系统@@中@@普及@@@@，并扩展@@到@@智能@@手机@@@@以@@外的@@个人电脑@@（PC）、高@@性能计算@@@@（HPC）、服务@@器和@@汽车等领域@@@@。尤其在@@过去几年@@里@@，移动@@内存@@在@@这些@@领域@@一直保持着强劲的@@增长@@。

最近@@，LPDDR DRAM在@@PC市场@@中@@的@@需求@@尤其高@@@@，因为@@@@它以@@较小的@@封装尺寸集高@@性能和@@低@@功耗@@于一体@@，帮助@@PC制造商打造更小@@@@、更轻薄@@、性能更强的@@笔记本电脑@@。

三星@@LPDDR5X DRAM正在@@向@@更多领域@@普及@@@@

与@@此同时@@@@，在@@现代@@汽车领域@@@@LPDDR DRAM也是@@越来越重要的@@组件@@。随着@@自@@动驾驶功能产生的@@数据@@量逐步递增@@，需要@@LPDDR DRAM等的@@高@@带宽@@内存@@以@@更快的@@速度@@@@@@处理大量的@@车辆数据@@。

对@@于数据中@@心@@@@和@@@@边缘服务@@器来说@@，LPDDR DRAM的@@低@@功耗@@特性有助于降低@@功耗@@@@，从@@而@@优化数据中@@心@@@@管理者的@@总体拥有成本@@（TCO），同时@@减少热量和@@碳排放@@，以@@降低@@对@@气候变化造成的@@影响@@@@。

三星@@LPDDR5X DRAM

随着@@各个领域@@对@@更快@@、更小@@、更节能的@@内存@@需求的@@增多@@，预计@@LPDDR DRAM也将在@@由人工智能@@@@@@（AI）和@@元宇宙@@（metaverse）驱动的@@新@@兴市场@@扩大其影响@@力@@。

三星@@电子@@内存@@产品@@@@企划团队执行副总裁@@Daniel Lee表@@示@@："8.5Gbps LPDDR5X DRAM的@@联合验证让@@我们得以@@将这种高@@速内存@@接口@@提前@@一年@@推向@@市场@@@@，这是@@@@三星@@@@与@@高@@通长期合作所取得的@@巨大成就@@。随着@@LPDDR内存@@的@@使@@用@@范围不断扩大@@，从@@智能@@手机@@@@扩展@@到@@人工智能@@@@和@@数据中@@心@@@@应用@@，内存@@和@@@@SoC（System on Chip，系统@@级@@芯片@@）供应商之间@@的@@密切合作变得越来越重要@@。三星@@将继@@续与@@高@@通技术@@等创新企业@@积极展开合作@@，为@@未来@@更好地诠释@@LPDDR标准@@构建良好生态@@。"

高@@通技术@@公司@@产品@@管理副总裁@@Ziad Asghar表@@示@@："在@@高@@通@@，我们一直力争率先在@@骁龙@@移动@@平台@@上@@启用并采用@@最新的@@@@内存@@规格@@@@。高@@通是@@移动@@行业中@@首个在@@骁龙@@移动@@平台@@上@@启用速度@@@@为@@@@8.5Gbps的@@新@@LPDDR5X的@@企业@@@@，由此将迎来移动@@端@@@@、游戏@@、相机@@、和@@人工智能@@@@应用的@@性能的@@提升@@，以@@及@@更多新的@@@@功能@@，从@@而@@进一步提升用户体验@@。"

LPDDR5X
DRAM

SPARC：用于先进逻辑和@@@@ DRAM 的@@全新@@沉积技术@@@@@@

judy — Sun, 09 Oct 2022 01:55:32 +0000

作者@@：泛林@@集团@@公司@@副总裁兼电介质@@原子层@@沉积产品@@总经理@@ Aaron Fellis

芯片已经无处不在@@@@：从@@手机@@和@@汽车到@@人工智能@@@@的@@云服务@@器@@，所有@@这些@@的@@每一次更新换代@@都在@@变得更快速@@、更智能@@@@、更强大@@。创建更先进的@@芯片通常涉及@@缩小晶体管和@@其他组件并将它们更紧密地封装在@@一起@@。然而@@@@，随着@@芯片特征变得更小@@@@，现有材料@@可能无法在@@所需厚度@@下实现相同性能@@，从@@而@@可能需要@@新的@@@@材料@@@@。

泛林@@集团@@发明了一种名为@@@@ SPARC 的@@全新@@沉积技术@@@@@@，用于制造具有改进电绝缘性能的@@新@@型@@碳化硅薄膜@@@@。重要的@@是@@@@，它可以@@沉积超薄层@@@@，并且在@@高@@深宽比的@@结构中@@保持性能@@，还不受工艺@@集成@@的@@影响@@@@，可以@@经受进一步处理@@。SPARC 将泛林@@无与@@伦比的@@等离子技术@@与@@化学和@@工艺@@工程相结合@@，实现了先进逻辑和@@@@ DRAM 集成@@设计@@的@@进一步发展@@。

提高@@逻辑器件@@性能@@

SPARC 的@@一个关键逻辑应用是@@@@ FinFET 间隔@@层@@@@。如@@下面的@@流程所示@@@@，间隔@@膜沉积在@@前@@置结构的@@栅极@@和@@鳍上@@。薄膜@@必须遵循@@现有结构的@@精确轮廓@@，并保持厚度@@一致@@（结构均匀性@@@@）。它还必须对@@@@下面的@@层@@具有出色的@@附着力@@，且没有针孔或@@其他缺陷@@。此外@@，除了在@@栅极@@侧壁的@@所需位@@置外@@，它还必须易于从@@其他任何地方移除@@。

薄膜@@本身就有要求@@@@。随着@@晶体管按@@比例缩小@@，栅极@@模块@@中@@的@@电容@@耦合会增加@@，从@@而@@降低@@整体晶体管的@@性能@@。SPARC 碳化物薄膜@@是@@电绝缘性能更佳的@@新@@型@@材料@@的@@绝佳例子@@，即@@所谓的@@@@“低@@k薄膜@@”，用于最大限度@@地减少这种耦合@@。现有的@@低@@@@k薄膜@@通常很脆弱@@，无法承受后@@续步骤中@@使@@用@@的@@强烈的@@化学物质@@，因而@@会导致@@整体芯片性能不佳@@。

泛林@@的@@@@ SPARC 技术@@可提供@@均匀@@、坚固的@@低@@@@k薄膜@@，其厚度@@和@@特征内部的@@成分都是@@均匀的@@@@。SPARC 薄膜@@被轻柔地沉积@@，没有直接的@@等离子体对@@下面的@@敏感器件@@造成损坏@@，它通过使@@用@@由具有远程等离子体@@和@@新型@@前@@驱体的@@独特反应器产生的@@自@@由基来实现@@。与@@直接等离子体增强@@原子层@@沉积@@ (ALD) 薄膜@@不同@@，它可以@@轻松调整薄膜@@成分@@，以@@更好地预防损坏@@，优化干法或@@湿法刻蚀的@@选择性@@。得到@@的@@薄膜@@很薄@@、无针孔@@，并且可以@@在@@芯片制造过程的@@其余环节保持正确的@@硅碳@@ (Si-C) 键合结构@@，从@@而@@保持其介电性能和@@坚固@@。

随着@@全包围栅极@@@@ (GAA) 架构@@的@@出现@@，泛林@@ SPARC 技术@@的@@价值@@变得愈加明显@@。新的@@@@内部间隔@@层@@@@应用需要@@一种材料@@来降低@@器件@@的@@@@寄生电容@@——即@@降低@@器件@@之间@@的@@干扰@@。该薄膜@@还必须在@@硅锗沟道释放过程中@@作为@@@@外延处理的@@源极@@@@/漏极@@的@@保护层@@@@。SPARC 沉积的@@薄膜@@为@@该应用带来了关键特性@@，包括@@低@@@@k值@@，均匀性@@，高@@图@@形@@负载@@，均匀厚度@@@@，对@@硅基@@、氧化物@@、碳类型@@材料@@的@@出色刻蚀选择性@@，以@@及@@器件@@中@@@@的@@@@极低@@泄漏@@。

同样有利于@@ DRAM 架构@@

随着@@器件@@的@@@@微缩@@@@@@，工程师们不断努力减少位@@线@@和@@电容器@@触点之间@@的@@电容@@@@，以@@保持良好的@@信号@@/噪声进行位@@感应@@。位@@线@@深宽比的@@增加也使@@传统的@@沉积方法难以@@成功@@。位@@线@@电容的@@一个重要组成@@部分@@是@@位@@线@@和@@存储@@节点@@@@触点@@ (SNC) 之间@@的@@耦合@@，随着@@单@@位@@面积封装越来越多的@@器件@@以@@降低@@@@ DRAM 成本和@@增加密度@@@@@@，该耦合正在@@增加@@。为@@了减少这种耦合@@，自@@ 1x nm 技术@@节点@@以@@来@@@@，SPARC 沉积的@@低@@@@k间隔@@材料@@至@@关重要@@。

理想的@@低@@@@k薄膜@@

使@@用@@ SPARC 或@@单@@个@@前@@驱体活化自@@由基腔室技术@@制造的@@碳化硅氧化物@@@@ (SiCO) 薄膜@@具备密度@@@@大@@、坚固耐用@@、介电常数低@@@@ ~ 3.5-4.9、泄漏率低@@@@、厚度@@和@@成分共形性极佳等特点@@。在@@ 250°C 至@@ 600°C 的@@广泛温度@@范围内@@，碳完全交联@@，末端甲基极少甚至@@没有@@，与@@其他薄膜@@@@（如@@SiOC、SiOCN 或@@ SiCN）相比@@，该薄膜@@具有热稳定性和@@化学稳定性@@。

在@@ SPARC SiCO 系列中@@@@，远程等离子体@@、独特的@@前@@驱体和@@工艺@@空间可实现广泛的@@成分调整@@。此外@@，这些@@ SPARC SiCO 薄膜@@在@@稀氢氟酸和@@热磷酸等典型@@湿法化学物质中@@的@@@@ WER（湿法刻蚀速率@@）为@@零@@，因此@@还提供近乎无限的@@湿法刻蚀选择性@@。这些@@薄膜@@也是@@连续的@@且无针孔@@的@@@@，厚度@@低@@于普通替代@@的@@一半@@。

由于@@这些@@特性@@，SPARC SiCO 薄膜@@在@@某些间隔@@物应用中@@实现厚度@@最小化@@，是@@个很有吸引力的@@选择@@。鉴于其对@@高@@深宽比堆栈材料@@的@@显著湿法选择性或@@等离子体损伤预防@@，这些@@薄膜@@能够形成气隙@@，减少电容耦合@@，并保护高@@深宽比堆栈中@@容易氧化或@@损坏的@@工艺@@@@188足彩外围@@@@app 。SPARC 技术@@已被领先技术@@节点@@的@@@@所有@@主要逻辑@@/代@@工厂和@@@@ DRAM 制造商采用@@@@。随着@@集成@@度@@和@@性能扩展@@挑战的@@提升以@@及@@深宽比的@@提高@@@@，下一个节点@@应用程序空间预计@@将增加@@。

二季度@@全球@@DRAM市场@@规模@@255.9亿美元@@ 环比增长@@6.5%

judy — Tue, 16 Aug 2022 06:14:57 +0000

据国外媒体报道@@，研究机构最新的@@@@数据@@显示@@，今年@@@@二季度@@全球@@@@DRAM的@@市场@@规模@@为@@@@255.9亿美元@@，环比增长@@6.5%，仍保持可观的@@增速@@。从@@研究机构的@@报告来看@@，二季度@@全球@@DRAM市场@@的@@规模@@环比增长@@@@6.5%，是@@因为@@@@部分@@厂商加快了出货@@，进而@@提高@@了销售额@@。

从@@研究机构此前@@的@@报告来看@@，目前@@@@全球@@DRAM市场@@状况并不乐观@@。相关机构的@@调查就显示@@，受需求下滑影响@@@@，DRAM的@@价格在@@近两个月@@的@@时间里下滑了近@@20%。外媒的@@调查也显示@@，自@@6月@@10日@@开始下滑以@@来@@@@，DRAM现货的@@价格到@@@@8月@@初已下跌@@18%，同今年@@@@年@@初的@@价格相比@@则是@@下滑了@@20%。

6月@@初到@@@@8月@@初下滑近@@20%，也就意味着价格下跌对@@三季度@@@@DRAM市场@@规模@@的@@影响@@@@，将会大于二季度@@@@，三季度@@的@@市场@@规模@@环比能否继@@续增长@@，就有很大的@@变数@@。

而@@研究机构在@@此前@@的@@报告中@@还预计@@@@，明年@@全球@@DRAM市场@@的@@规模@@，只会增长@@8.3%，历史首次低@@于@@10%。

文章来源@@@@：TechWeb

DRAM

从@@DDR到@@LPDDR！DRAM演化历程探索@@

judy — Tue, 15 Mar 2022 02:28:15 +0000

手机@@、电脑等电子设备与@@我们的@@生活密不可分@@，它们的@@使@@用@@频率高@@@@，更换周期快@@。消费者在@@购买产品@@时@@，除了考虑基本的@@品牌@@、型@@号和@@价格之外@@，还会评估到@@包括@@性能在@@内的@@@@因素@@，其中@@@@消费者最重视的@@性能之一就是@@@@“速度@@@@”。

在@@影响@@电子设备速度@@@@的@@@@因素中@@@@，RAM（Random Access Memory，随机存取@@存储@@器@@）的@@性能至@@关重要@@。

RAM可以@@随机读取信息@@，是@@一种读写速度@@@@较快的@@存储@@器@@。在@@各类@@RAM中@@，目前@@@@使@@用@@最多的@@是@@@@DRAM（Dynamic Random Access Memory，动态随机存取@@存储@@器@@@@），它结构简单@@@@、容量大@@、速度@@@@快@@，因此@@在@@电脑或@@移动@@设备中@@@@，可作为@@@@帮助@@中@@央处理器@@运算@@的@@高@@速存储@@器使@@用@@@@。

高@@速存储@@技术@@的@@进化@@：DDR和@@LDPPR

在@@讲述内存@@的@@工作原理之前@@@@，我们先来了解一下表@@示@@计算@@机性能的@@@@CPU（Center Processing Unit，中@@央处理器@@）时钟频率的@@概念@@。时钟频率是@@由@@0和@@1组成@@的@@数字信号的@@波长@@。例如@@@@，1 GHz（千兆@@赫@@）是@@每秒@@@@@@10亿次的@@时钟频率@@。包括@@ CPU 在@@内的@@@@PC（Personal Computer，个人计算@@机@@）组件会根据此时钟频率读取和@@写入数据@@。

在@@有关内存@@新技术@@@@的@@金博宝娱乐@@@@ 或@@PC配置的@@描述中@@@@，我们可以@@经常看到@@@@“DDR DRAM”一词@@。DDR（Double Data Rate）代@@表@@双倍@@数据速率@@，是@@国际标准@@化组织联合电子设备工程委员会@@ (JEDEC：Joint Electron Device Engineering Council) 在@@90年@@代@@后@@期开始采用@@的@@高@@速存储@@技术@@@@。

早期的@@@@DRAM根据计算@@机的@@运行节奏@@，每个时钟发送或@@接收一次数据@@。但@@是@@@@，随着@@CPU的@@速度@@@@@@飞速增长@@，需要@@与@@之相应的@@高@@速存储@@器@@。并且随着@@移动@@设备的@@增加@@，低@@功耗@@变得更加重要@@。在@@一个时钟信号内@@，以@@低@@功耗@@传输两次数据的@@@@DDR DRAM由此诞生@@。

在@@DDR DRAM之后@@@@，出现了传输速度@@@@逐步提高@@的@@@@DDR2、DDR3、DDR4、DDR5等迭代@@@@产品@@@@。所有@@DDR DRAM产品@@都是@@使@@用@@一次信号处理两次数据@@。通过提高@@时钟频率而@@不是@@@@每时钟的@@传输量来提高@@运行速度@@@@@@。DDR的@@最大数据传输速度@@@@为@@@@400Mbps，DDR2为@@800Mbps，DDR3为@@1600Mbps，DDR4为@@3200Mbps，DDR5为@@ 4800Mbps，最大传输速率增加两倍@@@@。

此外@@，还有用于智能@@手机@@@@和@@平板电脑@@等移动@@设备的@@低@@功耗@@内存@@@@LPDDR（低@@功耗@@双倍@@数据速率@@）。移动@@DRAM也分为@@@@MDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR4X、LPDDR5和@@LPDDR5X，和@@DDR一样@@，数据处理速度@@@@和@@节能性随着@@代@@数的@@增加而@@提高@@@@。

三星@@凭借差异化的@@技术@@@@竞争力@@，正在@@书写@@DRAM新历史@@，加速@@“超级@@差距@@”战略@@。

基于@@14纳米@@的@@下一代@@移动@@@@DRAM——LPDDR5X

今年@@@@，三星@@成功开发出了@@14纳米@@LPDDR5X DRAM。LPDDR5X在@@“速度@@@@、容量和@@省电@@”特性方面@@大幅提升@@，针对@@@@5G、AI、元宇宙等爆发式增长的@@未来@@@@尖端产业提供优秀的@@解决方案@@@@。

LPDDR5X的@@运行速度@@@@@@在@@三星@@@@现有的@@移动@@@@DRAM中@@最快@@，最高@@可达@@@@8.5Gbps，相比@@上一代@@产品@@@@LPDDR5的@@运行速度@@@@@@6.4Gbps约@@快@@1.3倍@@。与@@LPDDR5相比@@，LPDDR5X的@@耗电率可减少约@@@@20%。

未来@@，LPDDR5X将扩大高@@性能低@@功耗@@内存@@的@@使@@用@@范围@@，除移动@@通信市场@@外@@，还将在@@服务@@器@@、汽车市场@@创造@@更多的@@市场@@需求@@。

文章来源@@@@：三星@@半导体@@