电子创新@@188足彩外围@@app 网@@ - 阻抗@@ - 188足彩网

如何决定@@ PCB 中@@差分对@@的过孔@@阻抗@@@@？

judy — Fri, 02 Feb 2024 02:25:31 +0000

本文要点@@@@：

. 阻抗@@决定信号的传播行为@@，互连器件上的@@每个@@功能@@188足彩外围@@app 都有一@@定的阻抗@@@@。

. 对于差分信号@@，过孔@@会有自己的差分阻抗@@@@，就像差分对@@中@@的@@走线@@具有特定的阻抗@@一@@样@@。

. 影响差分对@@过孔@@阻抗@@的因素@@，会影响在@@过孔@@处观察到@@的输入阻抗@@@@。

高速@@ PCB 和@@信号标准对差分对@@的使用@@几乎都有如下要求@@：精确的阻抗@@@@、长度匹配@@、信号偏移补偿和@@损耗预算@@。为了达到@@@@此类重要的差分信号完整性@@目标@@，设计人员需要借助工具@@，精确地计算@@阻抗@@@@，以@@及@@了解差分信号与@@互连器件上各个@@功能@@188足彩外围@@app 的交互方式@@，如连接器@@、电缆@@、188足彩外围@@app 和@@过孔@@@@。

过孔@@应以@@差分方式排列@@，就像走线@@对一@@样@@。过孔@@对有自己的差分阻抗@@@@，因此@@也有自己的网@@络参数@@集@@（即@@ S 参数@@）。那么@@，有哪些因素会影响差分对@@的过孔@@阻抗@@@@？

这些差分对@@上的@@过孔@@有自己的阻抗@@@@，这可能会在@@长互连中@@造成信号完整性@@问题@@。

1. 了解差分对@@过孔@@阻抗@@@@

正如@@ PCB 上的@@走线@@一@@样@@，过孔@@也有自己的阻抗@@@@，通常使用@@集总电路@@模型来描述@@，类似于传输线@@。了解过孔@@如何像一@@个@@简单的电感器@@、LC 电路@@或@@纯电容@@器一@@样工作@@，将@@有助于了解过孔@@的结构@@@@和@@@@附近的寄生效应对过孔@@的差分阻抗@@有何影响@@。

以@@下@@因素将@@共同决定单个@@过孔@@的特性阻抗@@@@：

过孔@@电感@@：每个@@过孔@@都像一@@个@@充满弱磁芯的小型电感器@@。虽然它们不会像大型电磁铁那样产生很强的磁场@@，但它们仍然具有电感阻抗@@@@。

与@@附近平面的寄生电容@@@@：波传播的方向要求波与@@不同类型的不同阻抗@@相互作用@@@@。一@@个@@阻抗@@下的相互作用@@会影响后@@一@@个@@阻抗@@下的相互作用@@@@。

PCB 层压板@@材料@@@@：PCB 层压板@@的介电常数@@也会影响单个@@过孔@@的阻抗@@@@。

一@@旦使用@@差分信号驱动两个@@过孔@@@@，它们的差分阻抗@@将@@由其寄生电容@@和@@电感耦合@@决定@@，就像偶模和@@奇模传输线一@@样@@。确定@@差分阻抗@@后@@@@@@，我们现在@@@@需要计算@@出@@（差分对@@）+（通孔@@）组合的输入阻抗@@@@，这决定互连中@@的@@@@ S 参数@@。

2. 差分过孔@@的输入阻抗@@@@

对于带有差分过孔@@结构@@的互连@@，其差分阻抗@@的计算@@是一@@个@@迭代的过程@@；从接收端开始计算@@输入阻抗@@@@，然后@@回到@@负载端@@。下图@@解释了具体的原理@@。图@@中@@有一@@对位于驱动器和@@接收器之间@@的差分对@@@@，中@@间有一@@对差分过孔@@@@。

互连的每个@@部分@@都有自己的输入阻抗@@@@。每个@@部分@@的差分输入阻抗@@取决于所有下游部分@@的差分阻抗@@@@，这有点@@类似于标准传输线@@。我们可以@@写出以@@下@@迭代方程@@，有关互连线@@ i 段的输入阻抗@@和@@下一@@段的输入阻抗@@@@：

输入阻抗@@方程@@

该输入阻抗@@将@@决定传输线各段的反射@@。对于通过过孔@@对的差分信号@@，过孔@@焊盘@@处的输入阻抗@@可能与@@差分对@@@@ 2 的差分阻抗@@相似@@，具体取决于过孔@@的长度和@@传播延迟@@。

与@@传输线一@@样@@，差分过孔@@也有一@@个@@临界长度@@，决定了是否需要与@@两侧的差分对@@进行精确的阻抗@@@@匹配@@。如果@@过孔@@长度较短@@，那么@@ tanh 函数将@@近似为@@ 0，输入阻抗@@将@@是@@ (i + 1) 段的差分阻抗@@@@。低速@@/低频信号就会出现这种情况@@，因此@@我们通常不用@@担心@@ 10/100 以@@太网@@@@、低速@@ USB 或@@类似差分协议@@的差分阻抗@@@@。但对于其他协议@@@@，如千兆以@@太网@@@@或@@@@ MIPI 协议@@，过孔@@长度非常重要@@，应该采取措施了解差分对@@过孔@@阻抗@@@@对互连损耗的影响@@。

3. 差分过孔@@的挑战@@

经过上文的讨论@@，我们总结了以@@下@@几点@@@@：

差分过孔@@对非常短时@@@@，其阻抗@@并不重要@@；此时@@@@过孔@@对的输入阻抗@@等于差分对@@@@ 2 的输入差分阻抗@@@@。

过孔@@对非常长时@@@@，例如@@在@@较厚的背板@@中@@@@，差分过孔@@对的阻抗@@将@@决定传播信号的阻抗@@失配@@。

过孔@@ stub 是阻抗@@失配的另一@@个@@来源@@@@，当@@ stub 较长时@@@@，会产生差分谐振@@。

使用@@短过孔@@和@@@@较短的@@ stub

要确定@@具体的应用@@@@场景@@，需要查看过孔@@的临界电气长度@@。一@@般来说@@，对于带宽高达@@ 100 GHz 左右@@的信号@@，要使用@@较短的差分过孔@@对和@@背钻技术以@@留下较短的过孔@@@@ stub。这样@@解决了两个@@问题@@，但却增加了布线和@@堆叠设计的复杂性@@，并增加了系统的总成本@@。

使用@@差模@@ S 参数@@

要全面总结过孔@@对的行为@@，我们需要借助差模@@ S 参数@@。当@@差分对@@的过孔@@阻抗@@与@@这一@@部分@@的输入阻抗@@不匹配时@@@@，就会产生一@@定程度的回波损耗@@。高速@@通道中@@的@@总损耗@@（回波损耗加插入损耗@@）需要与@@差分通道中@@的@@损耗预算进行比较@@，而@@损耗预算将@@在@@接收器规格中@@指定@@。

PDN 环路电感@@对纹波和@@总阻抗@@有何影响@@？

judy — Wed, 20 Dec 2023 09:24:30 +0000

本文要点@@@@

电气系统中@@电源@@分配网@@络@@（PDN）的各个@@部分@@都有自己的环路电感@@@@，这将@@增加电路@@结构@@的总阻抗@@@@。

各种@@188足彩外围@@app 的环路电感@@会导致@@ PDN 阻抗@@谱中@@出现谐振和@@反谐振@@。

设计人员应认真计算@@@@ PDN 阻抗@@，以@@便更好地了解电源@@轨@@上的@@纹波@@。

由于摆放着器件@@、走线@@、过孔@@、焊盘@@、平面等@@，PCB 都具有复杂的几何形状@@。使用@@了多层平面@@、电源@@轨@@、通向器件的过孔@@以@@及@@去耦电容@@器@@，PCB 中@@的@@ PDN 可能相当@@复杂@@。其中@@每个@@元素都会对结构@@的总阻抗@@产生一@@定的@@ PDN 环路电感@@，因此@@，作为电源@@完整性设计的一@@部分@@@@，电感对于总阻抗@@的影响十分重要@@，值得关注@@。

这块@@ PCB 上的@@ PDN 阻抗@@谱将@@非常复杂@@，有多个@@环路电感@@峰值@@

目前还无法用@@一@@个@@公式就能确定@@@@ PDN 环路电感@@或@@阻抗@@@@。与@@用@@公式来确定@@@@ PDN 中@@的@@电感和@@阻抗@@相比@@，通过测量@@和@@使用@@场求解器来确定@@这些值更为精确@@，有助于更好地理解@@ PDN 上的@@瞬态行为@@。确定@@这些值之后@@@@@@，设计人员就可以@@采用@@传递函数的方法来了解@@ PDN 阻抗@@，并预测@@不同器件产生的纹波噪声@@。在@@确定@@阻抗@@之前@@，首先@@我们需要了解电感对阻抗@@的影响@@。

1. PDN 环路电感@@对阻抗@@的影响@@

观察一@@下@@ PDN 的阻抗@@谱就会发现@@，它并不是一@@直处于低位@@。PDN 阻抗@@的频谱非常复杂@@，频率范围广泛@@，且存在@@多个@@谐振和@@反谐振@@。电容@@和@@电感是影响@@ PDN 阻抗@@的主要因素@@，决定了典型@@@@ PDN 阻抗@@谱的形状@@。PDN 环路电感@@和@@电容@@器中@@的@@有效串联电感@@@@ (Effective Series Inductance, ESL) 将@@决定阻抗@@谱的峰值@@，如图@@@@1所示@@：

图@@1：PDN 阻抗@@谱示例@@

观察一@@下@@高速@@@@ PCB 中@@ PDN 的结构@@@@就会发现@@，一@@个@@典型@@的@@@@ PDN 结构@@包含相邻的电源@@和@@接地平面@@，它们就像一@@个@@超大型电容@@器@@。相邻平面的电容@@和@@电路@@板@@上的@@去耦电容@@共同构成了一@@个@@大型电荷库@@，可在@@开关期间向数字@@@@188足彩外围@@app 提供电荷@@。但不要忽略@@ PDN 结构@@中@@的@@某些电感源@@，它们会产生图@@@@1中@@显示@@的谐振@@。这些电感源包括@@@@：

电容@@器中@@的@@有效串联电感@@，在@@高频时@@@@会产生电容@@器自谐振和@@非理想行为@@。

过孔@@和@@@@走线@@@@，它们有自己的环路电感@@@@。

电源@@平面和@@接地平面的组合@@。

器件上的@@连接线和@@焊盘@@@@，它们有自己的阻抗@@@@，会在@@器件输入端造成引脚封装@@延迟@@。

在@@设计@@ PDN 的阻抗@@时@@@@，我们的目标不是计算@@单个@@电感并试图@@达到@@@@特定的设计值@@，而@@是确定@@在@@哪些位置添加去耦电容@@@@，有效针对阻抗@@谱中@@的@@特定峰值@@，从而@@保持整体阻抗@@较低@@。通过将@@@@ PDN 阻抗@@保持在@@较低的水平@@，可将@@电源@@总线上的@@纹波电压控制在@@可接受的范围@@内@@。

此外@@，还需要对阻抗@@进行量化@@，并预测@@阻抗@@对电源@@总线上的@@瞬态纹波响应有何影响@@。为此@@，可以@@通过测量@@标准@@ PDN 阻抗@@和@@计算@@脉冲响应来实现@@。

2. 测量@@ PDN 阻抗@@

如下列电路@@图@@所示@@@@，PDN 的结构@@@@实际上是一@@组并联的非理想电容@@器@@，它们通过寄生电感连接在@@一@@起@@。这种现象模型的阻抗@@无需计算@@@@，可以@@在@@测试板@@上通过@@ TDR 测量@@、脉冲响应测量@@或@@网@@络分析仪@@（Z 参数@@或@@@@ S 参数@@）进行测量@@@@。

用@@于描述@@ PDN 阻抗@@的电路@@模型示例@@。[来源@@：Signal Integrity Journal《信号完整性@@期刊@@》］

只有电容@@器中@@的@@元素是已知的@@，其他电感器元素则代表@@ PDN 环路电感@@。实际情况中@@@@，在@@上述模型中@@确定@@具体电感值毫无意义@@。只要明确阻抗@@谱@@，设计人员就可以@@放置一@@个@@自谐振频率与@@阻抗@@谱中@@的@@电感峰值相匹配的去耦电容@@器@@。

3. 预测@@ PDN 上的@@瞬态波形@@

确定@@ PDN 阻抗@@后@@@@，就可以@@使用@@@@卷积定理计算@@@@ PDN 上的@@脉冲响应@@。为此@@，只需知道@@ PDN 阻抗@@谱函数和@@输入@@ PDN 的瞬态电流时@@域波形@@（通常以@@方波形式建模@@）。可通过以@@下@@傅立叶变换和@@卷积积分来定义@@：

计算@@开关期间在@@@@ PDN 上测量@@到@@的纹波电压的脉冲响应@@。注意@@"*"是卷积运算@@

4. 计算@@ PDN 环路电感@@与@@阻抗@@的方法@@

我们无法使用@@公式来确定@@@@ PDN 的总环路电感@@@@，也不能简单地将@@@@ PDN 建模为只有一@@个@@等效环路电感@@@@。因此@@，也不能使用@@@@ SPICE 仿真@@直接根据@@ PDN 的结构@@@@和@@@@ PCB layout 来计算@@@@ PDN 阻抗@@；因为整个@@@@系统的几何结构@@非常复杂@@。PDN 的复杂结构@@会产生一@@个@@非常高阶的滤波器@@，这不仅仅是一@@个@@具有多个@@极点@@和@@零点@@的大型@@ RLC 电路@@。虽然阻抗@@是决定@@ PDN 电源@@总线纹波的重要因素@@，但不能简单地认为阻抗@@可以@@直接计算@@@@，这是一@@种错误的电源@@完整性设计方法@@。

正确做法是直接根据麦克斯韦方程计算@@电磁场@@、电势和@@电流@@，并使用@@欧@@姆@@定律计算@@@@ PDN 阻抗@@。要获得阻抗@@谱@@，需要使用@@有限差分频域@@ (Finite-difference Frequency Domain, FDFD) 数值方法@@，并将@@欧@@姆@@定律与@@计算@@出的电势和@@电流@@相结合@@，得出@@ PDN 阻抗@@。高级的@@ PCB layout 工具会提供一@@个@@功能强大的@@ 3D 电磁场求解器@@，可用@@于执行这些计算@@以@@及@@电气系统中@@其他的重要分析任务@@。

如何在@@高速@@设计@@中@@通过规则管理来控制阻抗@@@@@@

judy — Fri, 11 Aug 2023 06:59:15 +0000

本文要点@@@@

阻抗@@不匹配会导致并行网@@络出现信号反射和@@不同步现象@@，从而@@导致接收器上出现比特错误@@。

要快速识别阻抗@@超标@@，需要在@@@@ PCB 设计工具中@@使用@@规则管理器@@@@，然后@@在@@设计@@规则中@@设置阻抗@@限制和@@容差@@。

布线后@@仿真@@工具可用@@于检查不符合阻抗@@规则的网@@络@@，并确定@@哪些区域的设计应该更改@@。

走线@@阻抗@@控制主要在@@于确保走线@@的尺寸大小合适@@。如果@@独立考虑一@@条走线@@@@，其阻抗@@值是很明确的@@。但是@@，当@@它靠近另一@@条走线@@或@@导体时@@@@，由于意外耦合@@作用@@@@，该走线@@的阻抗@@将@@与@@最初的设计值不同@@。这个@@问题非常棘手@@，会导致沿着互连的阻抗@@变化不定@@，而@@传输线和@@接收器之间@@的极端阻抗@@失配将@@导致信号反射@@。

尽管我们已根据最佳实践对@@ PCB layout 进行了布线@@，并且布线的走线@@宽度全部符合设计值@@，但是@@互连中@@也有可能出现阻抗@@变化@@。这时@@就需要使用@@规则驱动设计@@，即@@，在@@对@@ layout 进行布线时@@@@，根据设计规则来检查电路@@板@@@@。如果@@要处理一@@块工艺比较陈旧的电路@@板@@@@，那么@@就需要分批检查阻抗@@@@；为此@@，可以@@运行一@@个@@批处理设计规则检查@@ (DRC)，一@@目了然地浏览阻抗@@超标情况@@。

通过规则管理来控制阻抗@@@@，准确发现信号反射@@

要纠正整个@@@@电路@@板@@上的@@阻抗@@错误@@，Sigrity 的布线后@@仿真@@功能可以@@助我们一@@臂之力@@，用@@以@@分析整个@@@@单端和@@差分互连的阻抗@@@@。同时@@@@，还可以@@发现互连线上特定位置的信号反射@@，如过孔@@或@@连接器过渡处@@。在@@下文中@@@@，我们将@@介绍如何使用@@@@ Allegro PCB layout 工具和@@@@ Sigrity 分析功能@@。

定义阻抗@@控制的规则@@

阻抗@@控制的目的是确保@@ PCB 上的@@走线@@在@@每个@@互连中@@的@@几何形状都是一@@致的@@。该方法适用@@于单端和@@差分对@@布线@@。为此@@，需要遵循我们的高速@@信号标准来定义这些约束规则@@，而@@这些信号标准又取决于所选的器件或@@设计的接口@@类型@@。

PCB 设计软件的适应性很强@@，确保用@@户能够定义任何物理和@@电气规则@@，以@@符合可制造性设计@@ (DFM) 要求和@@信号标准@@。Allegro 提供的设计工具允许用@@户使用@@@@ Allegro Constraint Manager（规则管理器@@）来定义所需的阻抗@@值和@@容差@@。此工具可在@@@@ Allegro PCB Designer 或@@ Allegro Sigrity SI 内访问@@。

对四个@@阻抗@@控制网@@络进行分析@@。

在@@接下来@@的例子中@@@@，我们将@@讨论如何定义和@@检查现有@@ layout 中@@一@@组网@@络的阻抗@@规则@@。如上图@@所示@@@@，这四个@@要检查的网@@络是@@ DDR3 数据总线的一@@部分@@@@，定义的阻抗@@是@@ 34 欧@@姆@@。此时@@@@，我们要检查这些走线@@的阻抗@@是否在@@@@ JEDEC 标准的限制范围内@@，以@@及@@在@@这些走线@@上是否会发生过度的信号反射@@。

定义规则@@

在@@开始定义规则@@之前@@，我们需要确定@@规则定义是针对单个@@网@@络@@，还是针对一@@组网@@络@@。Allegro PCB Designer 允许用@@户将@@几个@@网@@络划分到@@一@@个@@网@@络组@@，因此@@可以@@将@@同一@@组设计规则分配至整个@@@@网@@络组@@。请注意@@@@，不是必须要将@@网@@络分配到@@网@@络组@@；一@@个@@网@@络也可以@@有自己的设计规则和@@约束@@。所有设计规则都可以@@在@@@@ Allegro Constraint Manager 中@@访问@@、查看和@@编辑@@。

要访问@@ Allegro Constraint Manager 并定义电路@@板@@中@@的@@约束规则@@，请在@@@@ Allegro Sigrity SI 中@@打开@@@@ .BRD 文件@@。单击@@ Setup 菜单@@并找到@@@@ Constraints → Constraint Manager。打开@@ Constraint Manager 后@@，可以@@从屏幕左侧的面板@@上访问基于网@@络组和@@基于网@@络的电气规则@@。

要为一@@个@@网@@络组设置阻抗@@规则@@，请打开@@@@ Electrical Constraint Set 选项@@，然后@@找到@@@@ Routing → Impedance。下图@@是@@在@@该电路@@板@@上定义的两个@@网@@络组@@。这两个@@网@@络组都是@@ DDR3 接口@@的一@@部分@@@@，因此@@该接口@@上的@@走线@@阻抗@@应该设置为@@@@ 34 欧@@姆@@。阻抗@@容差设置为@@@@ 5%。

网@@络组的阻抗@@规则@@。

我们要检查的四条走线@@不属于这些网@@络组@@，但如有需要@@，我们可以@@将@@这些走线@@分配到@@这些网@@络组@@。另一@@种方法是在@@@@ Electrical Constraint Set 中@@为这些走线@@单独定义阻抗@@规则@@。为此@@，只需在@@@@ Constraint Manager 中@@向下滚动到@@电气工作表中@@的@@@@ Net 部分@@。打开@@ Routing → Impedance 部分@@后@@@@，就可以@@查看所有的网@@络以@@及@@它们属于哪个@@网@@络组@@。

如果@@我们想把@@一@@个@@网@@络分配到@@电气规则集@@，只需在@@@@ Referenced Electrical C Set 一@@栏下打开@@下拉菜单@@@@，选择@@所需的电气规则集@@。现在@@@@，我们要把@@目标阻抗@@@@值分配到@@要检查的各个@@网@@络@@。从下图@@中@@可以@@看到@@@@，目标阻抗@@@@设置为@@@@ 34 欧@@姆@@，阻抗@@容差为@@ 5%。定义目标阻抗@@@@值之后@@@@@@，我们就会看到@@相应的@@网@@络被标记为红色@@。如果@@该网@@络没有立即@@显示@@标记@@，只需从工具栏运行设计规则检查@@（在@@ Tools 菜单@@下选择@@@@ Update DRC）。

各个@@网@@络的阻抗@@规则@@。

在@@上图@@中@@@@，这四个@@网@@络被标记为了红色@@，因为它们的最小阻抗@@和@@@@/或@@平均阻抗@@超出了@@ 34±5% 的范围@@（32.3-35.7 欧@@姆@@）。Constraint Manager 显示@@，阻抗@@范围为@@ 32.069-46.62 欧@@姆@@；这些值可能出现在@@@@这些网@@络的任何位置@@。造成这种现象的原因包括@@与@@其他导体产生意外的寄生耦合@@@@、走线@@宽度不一@@致@@，或@@在@@参考平面的间隙上进行布线@@。

请注意@@@@，Allegro Constraint Manager 还支持@@为@@ PCB 定义其他几种物理和@@电气规则@@。物理规则包括@@焊盘@@和@@走线@@间距@@@@，而@@电气规则包括@@传播延迟限制和@@返回路径跟踪@@。

确定@@违反设计规则的网@@络之后@@@@@@，就可以@@进一@@步了解到@@底是设计的哪些部分@@导致设计规则超标@@。另一@@种查看规则超标的方法是使用@@工具菜单@@中@@的@@@@ DRC Browser。该工具可以@@显示@@电路@@板@@中@@超出设计规则的坐标@@，并在@@不同的类别中@@标记出具体的规则超标项目@@。超标列表可能让人有点@@眼花缭乱@@，但不必担心@@，Allegro 提供了可视化工具来显示@@规则超标@@。这涉及到@@使用@@@@ layout 数据进行布线后@@仿真@@@@。

运行阻抗@@和@@反射仿真@@@@

现在@@@@，我们已经准备好纠正电路@@板@@中@@的@@阻抗@@失配@@，要完成此操作@@，可以@@使用@@@@ Allegro 中@@的@@信号完整性@@分析功能@@来发现阻抗@@变化并识别存在@@反射的位置@@。

在@@ Allegro 中@@打开@@@@电路@@板@@@@，点@@击@@ Analyze 菜单@@，并选择@@@@ Workflow Manager 选项@@。随后@@屏幕上会显示@@几个@@可供执行的分析@@，包括@@ Impedance Workflow 和@@ Reflection Workflow。

首先@@，选择@@ Reflection Workflow 和@@要检查的目标网@@络@@。选择@@目标网@@络后@@@@，点@@击@@ Start Analysis，开始仿真@@@@。仿真@@完成后@@@@，可以@@点@@击@@@@ Reflection Vision查看热图@@@@，热图@@中@@标出了网@@络上出现反射的位置@@。我们也可以@@点@@击@@@@@@ Reflection Table 来查看具体的上冲@@/下冲值以@@及@@它们在@@电路@@板@@上的@@坐标@@。在@@本例中@@的@@电路@@板@@上处理的是@@ DDR 线路@@，因此@@可以@@在@@@@ Reflection Table 中@@将@@这些值与@@@@ JEDEC 规范@@进行比较@@。

下图@@是@@本例中@@四个@@网@@络的反射结果@@@@。从图@@中@@可以@@看到@@@@，反射主要发生在@@器件焊盘@@上@@。相应的@@值以@@红色标记@@，并且只产生了约@@ 10 mV 的振铃@@现象@@。在@@互连上很早就可以@@看到@@@@ 30 mV 的振铃@@，但用@@@@ Reflection Vision 工具不容易进行可视化@@；需要双击阻抗@@表中@@的@@相应条目才能看到@@这些结果@@@@。

Reflection Workflow 结果@@。

沿着这些网@@络出现了@@ 30 mV 的振铃@@，它们发生在@@靠近走线@@的多个@@点@@附近@@，相应的@@走线@@片段如之前的图@@片所示@@@@。Impedance Workflow 分析有助于理解这些反射现象@@，它们是由沿互连线的阻抗@@变化而@@引起的@@，以@@可视化的方式查看会更为直观@@。

要检查阻抗@@变化@@，请选择@@分析工具栏中@@的@@@@ Impedance Workflow 选项@@。选择@@相同的网@@络进行分析并运行仿真@@@@。选择@@ Impedance Vision 选项@@，可以@@查看整个@@@@互连的阻抗@@@@，同时@@@@也会显示@@热图@@@@，其中@@阻抗@@值以@@不同的颜色表示@@@@。

四个@@网@@络的阻抗@@变化@@。

从图@@中@@我们可以@@直接看到@@@@，阻抗@@从约@@ 46 欧@@姆@@突然过渡到@@约@@ 34 欧@@姆@@，和@@ Allegro Constraint Manager 中@@显示@@的数据相同@@。从红色部分@@和@@蓝色部分@@之间@@的长度变化可以@@明显看出这一@@点@@@@。这对应于网@@络中@@具有较高上冲的区域@@。下一@@步是将@@信号上冲和@@阻抗@@变化与@@信号标准进行比较@@。这些网@@络的红色部分@@对应@@ FPGA 上的@@ BGA 扇出部分@@@@，所以@@@@要限制扇出部分@@@@的宽度@@，防止出现过度的信号反射和@@损失@@。

我们可以@@采用@@与@@上文相同的仿真@@步骤来检查电路@@板@@中@@的@@不同网@@络对@@。只需选择@@网@@络对的两端@@，确保整个@@@@电路@@板@@的差分阻抗@@保持一@@致@@。对于差分对@@@@，还需要检查是否符合长度匹配@@容差@@，该容差可以@@在@@@@ Allegro Constraint Manager 中@@定义@@。然后@@可以@@使用@@@@@@ DRC Browser 来确定@@哪里发生了长度失配的情况@@，布线工具可以@@对标准的长度匹配@@片段进行布线@@，保持差分对@@同步@@。

本文转载自@@： Cadence楷登@@PCB及封装@@资源中@@心@@微信公众号@@@@

如何确定@@目标阻抗@@@@以@@实现电源@@完整性@@？

judy — Fri, 03 Mar 2023 07:07:36 +0000

本文要点@@@@

将@@ PDN阻抗@@设计为目标值有助于确保设计的电源@@稳定性@@。
PDN 目标阻抗@@@@在@@一@@定程度上会决定@@ PDN 上测得的任何电压波动@@。
确定@@目标阻抗@@@@需要考虑@@ PDN 上允许的电压波动@@、输出信号上允许的抖动@@@@，或@@将@@两者都考虑在@@内@@。

阻抗@@可能是用@@于普遍概括电子学所有领域信号行为的一@@项指标@@。在@@ PCB 设计中@@设计具体应用@@@@时@@@@，我们总是有一@@些希望实现的目标阻抗@@@@@@@@，无论@@是射频走线@@@@、差分对@@，还是阻抗@@匹配网@@络@@。要想确保电源@@完整性@@，就要按照@@ PDN 目标阻抗@@@@进行设计@@，但如何确定@@@@ PDN 目标阻抗@@@@是一@@项不小的挑战@@。

而@@遗憾的是@@，没有哪一@@项行业标准@@（甚至@@产品手册中@@也没有提供一@@定的规范@@@@）可以@@告诉我们@@，在@@ PCB 中@@实现电源@@完整性所需的目标阻抗@@@@@@是多少@@。为此@@，我们需要针对信号行为@@、允许的功率波动@@、甚至@@ PDN 的拓扑结构@@@@@@来确定@@最低要求@@。

1. 对于电源@@完整性而@@言@@，合适的目标阻抗@@@@@@是多少@@？

去耦电容@@有助于达到@@@@目标阻抗@@@@并保持电源@@完整性@@

不能想当@@然@@地认为任何@@ PDN 都需要一@@个@@特定的目标阻抗@@@@@@水平@@，因为事实并非如此简单@@。我们需要选择@@的阻抗@@值取决于几个@@因素@@，而@@且@@根据@@ PDN 的结构@@@@，可能很难确定@@哪些因素最为重要@@。影响目标阻抗@@@@值的主要因素包括@@@@：

电源@@总线上允许的电压波动@@@@
输出信号上允许的时@@序抖动@@@@
数字@@ IC 中@@的@@核心和@@逻辑电平@@
流入@@ PDN 的电流大小和@@带宽@@
PDN 是数字@@的还是模拟的@@
PDN 的拓扑结构@@@@@@

要确定@@电源@@完整性的目标阻抗@@@@@@@@，有两种最常见的方法@@，即@@考虑上述列表中@@的@@前两项@@。虽然该列表中@@的@@所有要点@@都是相互关联的@@，但前两项通常用@@于确定@@@@ PDN 目标阻抗@@@@的设计目标@@。

最小电压波动的目标阻抗@@@@@@@@

需要一@@定的电压波动才能让一@@定量的电流流入@@@@ PDN，而@@产生电压波动所需的目标阻抗@@@@@@可以@@由欧@@姆@@定律确定@@@@。如果@@知道了允许的电压波动和@@开关期间的总电流消耗@@，就可以@@计算@@出与@@这两个@@值有关的@@ PDN 阻抗@@。

PDN 目标阻抗@@@@方程@@

举个@@例子@@，只要翻阅一@@下主处理器的数据手册就可以@@确定@@限值@@。下图@@所示@@为@@ Kintex UltraScale FPGA 的电源@@电压数据@@。我们可以@@根据数据表中@@列出的电源@@电压的标称值@@、最小值和@@最大值@@（见下面的红框@@），对电源@@轨@@电压的波动设定一@@个@@限制@@。

某大型@@ FPGA 的电源@@电压数据@@

例如@@，在@@第一@@行中@@@@，如果@@我们考虑到@@@@ VCCINT 内部电源@@电压有@@ 20% 的安全裕度@@，我们可以@@将@@允许的电源@@轨@@电压波动设置从@@ 0.927 V 到@@ 0.974 V。接下来@@，在@@产品手册中@@找到@@开关期间的电流消耗@@，并使用@@欧@@姆@@定律来确定@@设计中@@的@@@@ PDN 目标阻抗@@@@。只要该电源@@轨@@的@@ PDN 阻抗@@在@@整个@@@@信号带宽内低于目标值@@，那么@@任何电压波动都可以@@最小化@@。

最小抖动@@的目标阻抗@@@@@@@@

确保抖动@@最小化是一@@个@@重要的目标@@，有时@@也可用@@来确定@@@@ PDN 的目标阻抗@@@@@@。当@@一@@个@@数字@@器件进行开关操作并导致电源@@总线上的@@电压波动时@@@@，器件中@@不断变化的逻辑电平会导致信号中@@的@@时@@序和@@上升速率发生波动@@。显然@@，这两者相互依存@@，并创造了一@@个@@有趣的反馈系统@@，但要使抖动@@最小化@@，就必须使这种电源@@波动最小化@@。

抖动@@的典型@@值可以@@从@@ 10ps/mV 到@@ 100ps/mV（对于某些逻辑电路@@而@@言@@）不等@@。高精度时@@序和@@测量@@应用@@@@需要将@@抖动@@降低至@@ 1 ps/mV。这方面的例子包括@@点@@云成像应用@@@@@@，如激光雷达@@、4D 雷达和@@其他电子光学应用@@@@@@。

拓扑结构@@@@

PDN 的拓扑结构@@@@@@也会影响目标阻抗@@@@@@，但并不是以@@我们预期的方式@@。典型@@ PCB 中@@的@@ PDN 可以@@有一@@个@@多总线拓扑结构@@@@@@。在@@这种拓扑结构@@@@中@@@@，通常有一@@个@@初级稳压器@@，将@@输入电压降至高逻辑电平@@ (5V)，并将@@电源@@分支至总线@@。总线上也会放置其他稳压器@@，用@@于继续降低电压@@。详见下面方框图@@中@@的@@示意图@@@@。

典型@@的@@ PDN 拓扑结构@@@@，一@@条电源@@总线上有多个@@电路@@模块@@

每个@@总线段上的@@不同电路@@模块和@@器件可以@@相互影响@@，这意味着由一@@个@@器件引起的@@ PDN 上的@@干扰可以@@传播到@@所有其他器件@@。这可以@@用@@@@@@ Z 参数@@矩阵来量化@@，它也称为阻抗@@参数@@矩阵@@。从该矩阵可以@@全面了解@@ PDN 阻抗@@，以@@及@@流入@@@@ PDN 某部分@@的电流如何在@@其他部分@@产生纹波@@。3D 电磁场求解器@@可用@@于确定@@网@@络参数@@矩阵@@，并在@@开始原型设计之前评估电路@@板@@的电源@@完整性@@。

2. 努力降低@@ PDN 阻抗@@

一@@般来说@@，无论@@ PDN 的拓扑结构@@@@@@如何@@，我们都应该努力在@@所需带宽内将@@@@ PDN 阻抗@@降至最低@@。把@@ PDN 阻抗@@降到@@零是不可能的@@，但如果@@能把@@@@ PDN 阻抗@@降到@@毫欧@@级别@@，达到@@@@ GHz 级频率@@，那么@@设计就会非常顺利@@。如果@@使用@@大量具有不同@@ ESL 值的去耦电容@@和@@相邻平面@@，将@@有助于降低@@ PDN 阻抗@@，从而@@使电源@@总线电压波动和@@输出信号的抖动@@保持在@@一@@个@@较低的水平@@。

在@@所有设计挑战中@@@@，目标阻抗@@@@只是电源@@完整性的一@@个@@方面@@。Cadence Sigrity X 软件可以@@帮助我们评估设计中@@的@@电源@@完整性@@，并提供了一@@整套时@@域和@@频域仿真@@功能@@，以@@确定@@目标阻抗@@@@是否需要降低@@。Sigrity X 提供了一@@系列可以@@用@@@@于@@ PDN 阻抗@@分析的仿真@@功能@@，在@@全面评估系统功能并确保电源@@完整性上助您一@@臂之力@@。

文章来源@@@@： Cadence楷登@@PCB及封装@@资源中@@心@@

自动化建模和@@优化@@112G封装@@过孔@@@@ ——封装@@Core层过孔@@和@@@@@@BGA焊盘@@区域@@的阻抗@@优化@@

judy — Wed, 21 Dec 2022 09:21:51 +0000

本文转载自@@：Cadence楷登@@PCB及封装@@资源中@@心@@

导读@@：移动数据的迅速攀升@@、蓬勃发展的人工智能及机器学习@@（AI / ML）应用@@@@，以@@及@@ 5G 通信对带宽前所未有的需求@@，导致对现有云数据中@@心的服务器@@、存储和@@网@@络架构形成了巨大压力@@。这些颇具挑战性的应用@@@@需要高@@ I / O 带宽和@@低延迟通信的支持@@。112G SerDes 技术具有卓越的长距性能@@、优秀的设计裕度@@、优化的功耗和@@面积@@，是下一@@代云网@@络@@、AI / ML 和@@ 5G 无线应用@@@@的理想选择@@@@。由于更小的@@ UI 和@@更低的@@ SNR，在@@采用@@@@ 112G 数据速率的过程中@@会遇到@@更大的挑战@@。解决这一@@问题需要综合考虑@@ RX / TX 规范@@、串扰@@、抖动@@、码间干扰@@（ISI）和@@噪声等多种因素@@，IEEE 标准也推出了通道运行裕度@@（COM）和@@有效回波损耗@@（ERL）作为测量@@标准@@，用@@于检查高速@@串行系统的互操作裕度@@。

体现到@@信号完整性@@工程师的实际工作中@@@@，一@@项重要内容就是要分析和@@优化无源链路中@@的@@阻抗@@连续性和@@不同信号之间@@的串扰@@@@。封装@@基板@@上的@@@@Core层过孔@@和@@@@@@BGA焊盘@@区域@@，是封装@@上影响最大的阻抗@@不连续段@@，同时@@@@，这个@@区域因为有比较长的过孔@@纵向耦合@@@@，也是最容易引入串扰@@的地方@@，是我们需要重点@@优化的@@。本文我们将@@聚焦封装@@@@Core层过孔@@的阻抗@@连续性优化@@。

一@@、封装@@过孔@@@@区域的阻抗@@特性分析@@

下图@@是@@一@@个@@典型@@的@@@@封装@@@@Core过孔@@和@@@@BGA焊盘@@区域@@的差分回波损耗结果@@@@。在@@奈奎斯特频率以@@下@@的差模@@-差模回损@@都已基本控制到@@@@-20dB以@@下@@。

我们再看下其对应的@@TDR结果@@。可以@@看到@@实际阻抗@@并不是很靠近目标值@@90欧@@姆@@的一@@条直线@@，而@@是存在@@多个@@阻抗@@不连续点@@@@。

我们可以@@结合@@Layout结构@@来理解其中@@的@@各段阻抗@@变化@@。首先@@看下阻抗@@最低的@@D点@@，这个@@地方对应的是@@BGA焊盘@@区域@@。一@@般要控制差分阻抗@@@@90欧@@，差分走线@@的线宽在@@@@25-30um左右@@，而@@BGA焊盘@@的直径会有@@500-600um，所以@@@@这里最容易出现阻抗@@偏低的情况@@，需要把@@相邻的几层平面挖空@@。

另外一@@个@@阻抗@@较低的@@B点@@是@@Core层过孔@@的焊盘@@位置@@。这个@@焊盘@@的直径一@@般是@@250-350um，也是比走线@@线宽高@@ 了一@@个@@数量级@@，所以@@@@这里也要对相邻几层的平面做挖空处理@@。

C点@@区域是@@Core过孔@@的筒身部分@@@@。这部分@@会根据不同的筒身高度@@（Core层厚度@@）、相邻层挖空大小@@/层数@@、周围回流地孔的距离@@/数量等体现出容性或@@者感性@@。

最开始的阻抗@@较大的@@A点@@是@@走线@@在@@回流平面挖空区域部分@@@@。这个@@地方因为相邻层都挖空掉@@，按照差分线宽量级的宽度布线@@，就会出现实际阻抗@@比目标值高的情况@@。

二@@、封装@@过孔@@@@分析案例自动化建模@@

如上所述@@，封装@@Core层过孔@@和@@@@@@BGA焊盘@@区域@@的多个@@布线参数@@都会影响这段链路的阻抗@@连续性@@，而@@且@@链路上不同组件对这些参数@@的调整方向需求有的还相互冲突@@，需要综合权衡@@。这么多参数@@需要调整@@，不可能把@@所有的组合都先在@@封装@@工具中@@设计出来再逐一@@用@@仿真@@工具提取模型进行分析@@。比较常见的做法是由资深的@@SI工程师根据经验判断最关键的参数@@和@@大致的取值范围@@，请封装@@设计工程师做几种不同的场景@@，然后@@在@@这基础上把@@各层挖空大小做成变量进行扫描@@，或@@者根据仿真@@结果@@手动迭代调整参数@@@@@@。但是@@，这种做法存在@@很多限制@@：首先@@是严重依赖资深工程师的经验@@；其次@@是受项目交付周期限制@@，实际能覆盖到@@的参数@@组合和@@调整范围空间都比较有限@@；最后@@@@，如果@@出线层@@、叠层@@、材料@@、管脚排布@@、信号速率等发生变化@@，这些参数@@调整的结论不能直接复用@@@@，重新建模分析又非常消耗时@@间@@。

笔者的做法是利用@@仿真@@工具强大的参数@@表达式功能@@，编写@@Python脚本@@，读入@@PadStack、叠层@@材料@@@@、Pin Map等信息@@，自动创建封装@@过孔@@@@优化工程@@，把@@上述各种@@参数@@@@，包括@@过孔@@间距@@、挖空区域大小@@、挖空层数@@@@、回流过孔@@方式@@、回流过孔@@距离@@、挖空区域走线@@线宽等@@，都在@@模型中@@做成可扫描的参数@@@@。这样@@，调整参数@@@@时@@只要在@@仿真@@工具中@@修改数值@@，整个@@@@仿真@@结构@@也会跟着改动@@，不需要返回封装@@设计工具进行调整@@，更加方便快捷@@。而@@且@@，不管叠层@@@@、材料@@、管脚排布@@等如何变化@@，只要简单修改输入配置文件@@@@，十分钟就能完成新的仿真@@工程建模@@。

三@@、设计参数@@自动化@@/智能化调整@@

完成仿真@@工程建模后@@@@，下一@@步就是要调整设计样式的选择@@和@@各设计参数@@的取值@@，以@@优化阻抗@@连续性和@@串扰@@大小@@。这里会遇到@@一@@个@@问题@@，就是由于参数@@数量多@@，每个@@参数@@还有各自的取值范围@@，即@@便@@SI工程师根据经验固定某些参数@@的数值或@@者绑定不同参数@@同步变化进行简化@@，各参数@@排列组合后@@的取值空间很可能依然是巨大的@@。以@@5个@@独立变量@@，每个@@变量@@10个@@扫描数值@@来计算@@@@@@，排列组合的取值空间就达到@@@@@@10^5=100,000个@@，这个@@数量级根本不可能在@@实际项目交付过程中@@去遍历@@。即@@使是每个@@变量@@只有@@5个@@扫描数值@@，排列组合的取值空间也达到@@@@@@5^5=3125个@@，很难遍历完成@@。因此@@，一@@般的做法还是需要@@SI工程师手动进行@@”调整参数@@@@”->”仿真@@”->”分析结果@@@@”->”调整参数@@@@”->”仿真@@“的迭代@@，受到@@项目交付周期和@@有效仿真@@@@/分析时@@间的限制@@，实际能完成的迭代@@次数非常有限@@，通常都不见得能找到@@最优解@@。

随着仿真@@工具的发展@@，现在@@@@调参这个@@难题可以@@交给@@AI引擎来自动实现@@。这里我们利用@@@@Cadence最新推出的@@Optimality Intelligent System Explorer智能优化引擎@@来完成封装@@过孔@@@@优化@@。在@@Cadence Clarity 3D Solver仿真@@工具中@@打开@@@@通过脚本@@创建出来的仿真@@工程@@，通过菜单@@栏命令打开@@@@Optimality Explorer优化引擎@@，接下来@@只需要设置好需要调整哪些参数@@@@、每个@@参数@@的取值范围@@，然后@@定义好我们要优化的目标@@、设置并行跑的任务数量和@@仿真@@服务器资源@@，剩下的就是等@@Optimality Explorer根据机器学习算法自动完成@@” 调整参数@@@@”->” 仿真@@”->” 分析结果@@@@”->” 调整参数@@@@”->” 仿真@@ “的迭代@@，最终得到@@我们想要的优化结果@@了@@。

值得一@@提的是@@，Optimality Explorer除了官方给出的一@@些常用@@的插损@@、回损@@、串扰@@、TDR等优化目标@@，还支持@@Python接口@@，可以@@用@@@@Python自定义任意的目标函数@@，比如@@本例我们用@@了自定义的@@TDR指标作为优化目标@@，综合考虑了@@TDR结果@@中@@的@@阻抗@@偏差最大值@@、阻抗@@偏差峰峰值@@、偏差阻抗@@长度等指标@@。

Optimality Explorer的收敛曲线如下@@。经过几十次迭代后@@@@，得到@@的仿真@@结果@@@@TDR指标就已经优于工程师手动迭代的结果@@@@。因为是工具自动调参@@，不需要工程师干预@@，我们可以@@按原定设置最大迭代次数继续进行优化@@，进一@@步得到@@更优化的结果@@@@。

差分对@@紧耦合@@真的比松耦合@@好吗@@？

judy — Wed, 26 Oct 2022 06:34:13 +0000

作者@@：蒋修国@@ ，来源@@：信号完整性@@微信公众号@@

编者注@@：到@@底是用@@紧耦合@@好还是松耦合@@好@@，之前也有研究过一@@些东西@@，后@@来无疾而@@终@@。其实这是一@@个@@比较难回答的问题@@，首先@@，紧耦合@@和@@松耦合@@的定义就不是非常的明确@@；其次@@，松耦合@@和@@紧耦合@@的可选择@@性不强@@，因为现在@@@@大多数的产品空间都比较受限制@@。所以@@@@本文纯粹是通过一@@个@@实验从信号完整性@@方面来做一@@个@@验证@@。欢迎大家一@@起讨论@@。

对于当@@前越来越多的高速@@信号设计而@@言@@，高速@@传输线基本上都是差分对@@@@（DDR5 数据线还是单端的@@）。差分对@@设计的好处就是正端和@@负端是幅值大小相等@@@@，方向相反@@的进行传递@@，当@@外界对其有干扰时@@@@，正负相互抵消所以@@@@抗干扰能力比较强@@，另外共模噪声比较小@@，向外辐射的能量也少@@。

在@@高速@@电路@@@@的设计中@@@@，往往对传输线的阻抗@@有明确的要求@@@@，比如@@要求为@@100ohm，对于差分对@@@@而@@言@@，影响阻抗@@的因素很多@@，包括@@传输线的线宽@@@@、线间距@@、材料@@的介电常数@@@@、传输线到@@参考层的距离@@、传输线导体的厚度@@，下图@@是@@ADSCILD的计算@@阻抗@@的示意图@@@@，红色圈圈出来的参数@@都会影响到@@阻抗@@@@：

所以@@@@如果@@只是为了保证阻抗@@@@，设计的方式有很多种@@。传输线间距@@宽和@@窄就是大家非常常见的一@@种设计状况@@。

上图@@中@@线宽为@@5.7mil，线间距@@为@@7mil，所以@@@@，为了保证阻抗@@不变@@，把@@线宽和@@线间距@@的值修改为@@4mil和@@3.49mil，其它参数@@都保持不变@@，计算@@出来的阻抗@@为@@100ohm，如下图@@所示@@@@：

从上述两组值中@@可以@@看出来@@，后@@一@@组可以@@认为是紧耦合@@@@，前一@@组为松耦合@@@@。下面从无源和@@有源两个@@方向进行对比@@，即@@对比插入损耗和@@眼宽@@、眼高@@。

在@@ADS中@@搭建原理图@@如下图@@所示@@@@@@：

传输线的长度为@@6inch，分别针对两组值进行仿真@@@@，获得的仿真@@结果@@@@，如下图@@所示@@@@为@@@@插入损耗的对比结果@@@@：

从上图@@中@@可以@@看到@@@@插入损耗在@@低频的时@@候@@，耦合@@的比较紧的时@@候稍微大一@@点@@@@，在@@超过@@@@5GHz之后@@@@，耦合@@的比较紧的时@@候损耗小一@@点@@@@。

下图@@为两种情况眼图@@的对比@@：

从上图@@中@@可以@@看到@@@@，松耦合@@的眼宽和@@眼高@@都比紧耦合@@大一@@点@@点@@@@，眼高@@大@@15mv，眼宽大@@0.5ps。

综上所述@@，松耦合@@的损耗在@@低频时@@@@（5GHz）稍微小一@@些@@，在@@高频时@@@@（超过@@5GHz）大一@@些@@，但是@@都只相差一@@点@@点@@@@；眼图@@虽然松耦合@@会好一@@点@@@@，但是@@相差也不大@@，松耦合@@的眼高@@大@@了@@15mV。理论上来讲@@，为了保证阻抗@@一@@致性@@，在@@紧耦合@@时@@@@，线宽必然会细一@@些@@，在@@松耦合@@时@@线宽宽一@@点@@@@。在@@紧耦合@@时@@@@，随着速率越高@@，趋肤效应越大@@，损耗也就会越大@@。

当@@然@@，以@@上只是从实验上获得的一@@些表象结果@@@@，也仅仅是从信号完整性@@的角度来分析的@@。如果@@要进一@@步的研究紧耦合@@和@@松耦合@@@@，可以@@考虑从多方面进行验证和@@研究@@，比如@@保证线宽不变@@，改变介电常数@@@@，使线间距@@变化@@，研究结果@@的变化@@，或@@者再增加辐射的验证等等@@。

射频设计@@中@@的@@阻抗@@@@

judy — Thu, 04 Aug 2022 01:33:17 +0000

射频的黄金三@@角之一@@就是阻抗@@@@，我们在@@射频设计@@中@@@@@@，会经常与@@阻抗@@打交道@@，比如@@特征阻抗@@@@@@，负载阻抗@@@@，阻抗@@匹配等等@@。更多的时@@候@@，我们所设计的射频电路@@就是一@@个@@阻抗@@匹配的问题@@。我们今天一@@起来看一@@下有关阻抗@@的那些事儿@@。

1. 阻抗@@

谈到@@阻抗@@的概念@@，大家的第一@@影响就是电阻@@和@@电抗的组合@@。没错@@，在@@低频领域@@，或@@者在@@我们学习的电路@@原理的课程中@@@@，阻抗@@就是电阻@@@@和@@电抗的组合@@。

我们借用@@百度百科的定义就是@@：

在@@具有电阻@@@@、电感和@@电容@@的电路@@里@@，对电路@@中@@的@@电流所起的阻碍作用@@叫做阻抗@@@@。阻抗@@常用@@@@Z表示@@，是一@@个@@复数@@，实部称为电阻@@@@，虚部称为电抗@@，其中@@电容@@在@@电路@@中@@对交流电所起的阻碍作用@@称为容抗@@ ,电感在@@电路@@中@@对交流电所起的阻碍作用@@称为感抗@@，电容@@和@@电感在@@电路@@中@@对交流电引起的阻碍作用@@总称为电抗@@。阻抗@@的单位是欧@@姆@@@@。

阻抗@@可以@@是电阻@@@@、电容@@、电感的任意组合对电流起到@@的阻碍作用@@@@。由于电容@@对直流电的阻抗@@无穷大@@，而@@电感对直流电的阻抗@@是零@@，因此@@，阻抗@@更多用@@于描述@@交流电路@@中@@对电流的阻碍作用@@@@。高阻抗@@是指阻抗@@值大@@，低阻抗@@是指阻抗@@值小@@。

对于一@@个@@具体电路@@@@，阻抗@@不是不变的@@，而@@是随着频率变化而@@变化@@。在@@电阻@@@@、电感和@@电容@@串联电路@@中@@@@，电路@@的阻抗@@一@@般来说@@比电阻@@大@@。也就是阻抗@@减小到@@最小值@@。在@@电感和@@电容@@并联电路@@中@@@@，谐振的时@@候阻抗@@增加到@@最大值@@，这和@@串联电路@@相反@@@@。

阻抗@@从字面上看就与@@电阻@@不一@@样@@，其中@@只有一@@个@@阻字是相同的@@，而@@另一@@个@@抗字呢@@？简单地说@@，阻抗@@就是电阻@@@@加电抗@@，所以@@@@才叫阻抗@@@@；周延一@@点@@地说@@，阻抗@@就是电阻@@@@、电容@@抗及电感抗在@@向量上的@@和@@@@。在@@直流电的世界中@@@@，物体对电流阻碍的作用@@叫做电阻@@@@，世界上所有的物质都有电阻@@@@，只是电阻@@值的大小差异而@@已@@。电阻@@小的物质称作良导体@@，电阻@@很大的物质称作非导体@@，而@@最近在@@高科技领域中@@称的超导体@@，则是一@@种电阻@@值几近于零的东西@@。

但是@@在@@交流电的领域中@@则除了电阻@@会阻碍电流以@@外@@，电容@@及电感也会阻碍电流的流动@@，这种作用@@就称之为电抗@@，意即@@抵抗电流的作用@@@@。电容@@及电感的电抗分别称作电容@@抗及电感抗@@，简称容抗及感抗@@。它们的计量单位与@@电阻@@一@@样是奥姆@@，而@@其值的大小则和@@交流电的频率有关系@@，频率愈高则容抗愈小感抗愈大@@，频率愈低则容抗愈大而@@感抗愈小@@。此外@@电容@@抗和@@电感抗还有相位角度的问题@@，具有向量上的@@关系式@@，因此@@才会说@@：阻抗@@是电阻@@与@@电抗在@@向量上的@@和@@@@。

阻抗@@匹配是指负载阻抗@@@@与@@激励源内部阻抗@@互相适配@@，得到@@最大功率输出的一@@种工作状态@@。对于不同特性的电路@@@@，匹配条件是不一@@样的@@。在@@纯电阻@@电路@@中@@@@，当@@负载电阻@@等于激励源内阻时@@@@，则输出功率为最大@@，这种工作状态称为匹配@@，否则称为失配@@。

当@@激励源内阻抗@@和@@负载阻抗@@@@含有电抗成份时@@@@，为使负载得到@@最大功率@@，负载阻抗@@@@与@@内阻必须满足共扼关系@@，即@@电阻@@成份相等@@@@，电抗成份只数值相等@@而@@符号相反@@@@。这种匹配条件称为共扼匹配@@。

2. 特征阻抗@@@@

特征阻抗@@@@是射频传输线的一@@个@@固有特性@@，其物理意义是在@@射频传输线上入射波电压与@@入射波电流的比值@@，或@@者反射波电压和@@反射波电流的比值@@。

如果@@按照分布@@参数@@的理论去表示@@@@，传输线的特征阻抗@@@@可以@@表示@@为@@：

从上式可以@@看出@@，对于一@@个@@有耗传输线来说@@，特征阻抗@@@@是一@@个@@复数@@@@，有耗传输线的损耗就来自于这个@@传输线的电阻@@@@。而@@对于理想的无耗传输线来说@@，特征阻抗@@@@就是一@@个@@实数@@。这也就告诉我们@@，对于一@@个@@理想的无耗的@@50欧@@姆@@传输线来说@@，其电阻@@为@@0，这和@@上文中@@的@@带电阻@@的阻抗@@就不一@@样了@@。

特性阻抗@@是射频传输线影响无线电波电压@@、电流的幅值和@@相位@@变化的固有特性@@，等于各处的电压与@@电流的比值@@，用@@V/I表示@@。在@@射频电路@@中@@@@，电阻@@、电容@@、电感都会阻碍交变电流的流动@@，合称阻抗@@@@。电阻@@是吸收电磁能量的@@，理想电容@@和@@电感不消耗电磁能量@@。阻抗@@合起来影响无线电波电压@@、电流的幅值和@@相位@@。同轴电缆@@的特性阻抗@@和@@导体内@@、外直径大小及导体间介质的介电常数@@有关@@，而@@与@@工作频率传输线所接的射频器件以@@及@@传输线长短无关@@。也就是说@@，射频传输线各处的电压和@@电流的比值是一@@定的@@，特征阻抗@@@@是不变的@@。对于一@@个@@已知特性阻抗@@的传输线来说@@，它与@@频率无关@@。

3. 等效阻抗@@@@

等效阻抗@@@@也是传输线理论的一@@个@@概念@@，我们在@@设计@@中@@@@，经常要求知道在@@传输线上@@指定位置的阻抗@@是多少@@。这个@@指定位置的阻抗@@就是等效阻抗@@@@@@Z（z），其定义为传输线上该位置处的电压和@@电流的比值@@：

注意@@对比特征阻抗@@@@与@@等效阻抗@@@@定义公式之间@@的区别@@：特征阻抗@@@@是入射波或@@者反射波的比值@@，而@@等效阻抗@@@@则是指定位置处入射波和@@反射波两者叠加之后@@@@的比值@@。这个@@是位置的函数@@。对于无耗传输线来说@@，特征阻抗@@@@是固定的@@，而@@等效阻抗@@@@则随位置的不同而@@变化@@。

这个@@位置的变化@@，还涉及到@@一@@个@@看过去的方向问题@@。比如@@我们看向负载还是源@@，这个@@所得到@@的等效阻抗@@@@@@，有时@@候是有区别的@@。我们设定观察点@@@@，向负载看去的等效阻抗@@@@@@，就是负载阻抗@@@@@@。

如上图@@所示@@@@，如果@@我们在@@指定的位置@@z处截断@@，在@@负载处用@@一@@个@@阻抗@@为@@Z（z）的来代替系统中@@的@@负载部分@@@@，那么@@对于截断点@@到@@电源@@部分@@的电压和@@电流分布@@将@@不会改变@@，这说明@@Z（z）与@@截断的电路@@@@ZL相等@@，Z（z）就是负载的等效阻抗@@@@@@，或@@称为负载阻抗@@@@@@。

相反@@，如果@@我们向源的方向看去@@，我们把@@源到@@截断点@@的阻抗@@用@@@@Z（z）来替代@@Zin，那么@@从截断点@@到@@负载的传输特性也不会改变@@，那么@@这个@@@@Z（z）就可以@@表示@@为系统的输入阻抗@@@@。

等效阻抗@@@@与@@特征阻抗@@@@的关系可以@@用@@@@反射系数来计算@@@@@@。

只要知道传输线上指定位置的反射系数@@，就可以@@得到@@其等效阻抗@@@@@@。相应的@@，如果@@知道传输线上的@@等效阻抗@@@@@@，就可以@@求出该位置的反射系数@@。

我们如果@@用@@传输线上的@@电流和@@电压方程@@来表示@@等效阻抗@@@@@@Z（z）的话@@，我们还能够发现一@@个@@更有趣的现象@@。

电流和@@电压方程@@：

带入等效阻抗@@@@方程可得到@@@@：

注意@@观察上述方程@@，您是否注意@@到@@方程里面的那个@@@@Tan，也就是说@@，在@@无耗传输线上等效阻抗@@@@是三@@角函数的复合函数@@。由于三@@角函数的周期性特征@@，无耗传输线上的@@等效阻抗@@@@也必然具有周期性@@。这个@@周期就是@@pi，180°。

至此@@，我们不难发现@@，在@@传输线上@@，任意相距二@@分之波长和@@其整数倍的位置@@，其等效阻抗@@@@相等@@@@。

二@@是在@@传输线上@@@@，任意相距四分之一@@波长极其整数倍的位置等效阻抗@@@@满足如下关系式@@：

这就巧了@@，当@@负载处阻抗@@等于@@0时@@，那么@@距离负载二@@分之一@@波长整数倍的地方阻抗@@也等于零@@，在@@距离负载四分之一@@波长整数倍的位置等效阻抗@@@@则为无穷大@@。
相反@@，当@@负载阻抗@@@@为无穷大时@@@@，上述结论也翻一@@下@@。这不就是开路短路状态的转化吗@@？在@@射频设计@@中@@@@，会经常用@@到@@哦@@。您用@@过没@@？

射频就是这么神奇@@。

当@@电磁波的两只脚可以@@不依靠任何介质去行走时@@@@，就注定了这个@@东西的神秘之处@@。也注定了射频工程的乐趣所在@@@@。

今天就到@@这里吧@@。

参考文献@@：

1，栾秀珍老师的@@《微波技术与@@微波器件@@》

免责声明@@：本文转载于网@@络@@，转载此文目的在@@于传播相关技术知识@@，版权归原作者@@所有@@，如涉及侵权@@，请联系小编删除@@(联系邮箱@@：service@eetrend.com )。

PCB板@@加工流程中@@哪些因素会影响到@@传输线阻抗@@@@

judy — Fri, 22 Jul 2022 07:07:21 +0000

作者@@：蒋修国@@，文章来源@@@@：信号完整性@@微信公众号@@@@

编者注@@：在@@5G和@@高速@@数据传输的当@@前@@，设计和@@生产中@@@@往往会隐藏着很多问题小魔鬼@@，只有知其然@@，才能更好地找到@@解决之道@@。

不管是高速@@电路@@@@@@、高频电路@@还是毫米波@@，只要是电子产品基本都需要使用@@到@@@@PCB。PCB板@@的加工是一@@个@@非常复杂的系统工程@@，涉及到@@各个@@方面的问题@@，比如@@PCB材料@@、药水@@、加工工艺等等@@。在@@这个@@过程中@@会有很多因素对传输线的阻抗@@造成影响@@，比如@@PCB材料@@所涉及的铜箔@@厚度@@、介质厚度@@、介电常数@@、介质损耗角的影响@@，加工中@@涉及到@@的蚀刻因子@@@@（Etch），蚀刻药水@@的特性@@、加工稳定性等等@@。本文将@@从仿真@@的角度分析其中@@几个@@影响因子对阻抗@@的影响@@，当@@我们分析阻抗@@问题的时@@候可以@@多个@@思路@@。

1、传输线的线宽@@

在@@以@@前的文章中@@介绍了很多关于线宽影响信号完整性@@的内容@@，我们知道线宽会直接影响到@@传输线的阻抗@@和@@损耗@@。大多数优秀工程师都会在@@给@@PCB生产商出@@Gerber时@@规定好线宽调整的范围@@@@，比如@@当@@线宽设计为@@6.2时@@，其阻抗@@为@@50ohm：

如果@@PCB在@@生产过程中@@工艺不稳定@@，导致线宽变化@@。依据与@@很多数厂商合作过的经验看来@@，传输线线宽的变化会在@@@@10%左右@@，所以@@@@把@@线宽变化的类型设置为@@@@Gauss分布@@，std设置为@@10%，进行统计学分析@@，在@@ADS CILD中@@仿真@@分析结果@@@@如下@@：

从结果@@上分析@@，阻抗@@最低会达到@@@@@@46ohm，而@@最高达到@@@@了@@58ohm；如果@@是在@@一@@段很长的传输线上@@，出现极端的状态是会存在@@的@@，那这时@@就会导致回波损耗比较大@@，同样插入损耗也有所增加@@。

2、铜箔@@/镀铜厚度@@

在@@PCB产品中@@@@，铜厚分为基铜厚度和@@镀铜厚度@@@@，基铜一@@般会比较均匀@@（这是相对的@@，其实也并不是完全均匀的@@），而@@镀铜的均匀性会随着工厂稳定性不同而@@不同@@，有的相差还比较大@@。镀铜厚度@@不同@@，同样会导致传输线阻抗@@和@@损耗的变化@@。把@@镀铜的变化范围假定为@@10%，在@@ADS CILD中@@进行统计分析@@，结果@@如下@@：

从结果@@分析来看@@，阻抗@@主要在@@@@49.5到@@51ohm之间@@变化@@。相对于线宽而@@言@@，变化区间会小不少@@。

3、介质的厚度@@

在@@PCB生产中@@@@，介质厚度@@变化的主要来源@@是原材料@@和@@生产过程中@@的@@压合以@@及@@填胶@@。如果@@介质厚度@@变化@@，会造成阻抗@@的变化@@，以@@及@@损耗的变化@@，严重的情况会导致传输线很大的损耗@@。

从结果@@上分析@@，阻抗@@变化分布@@在@@@@44ohm到@@54ohm之间@@。阻抗@@变化的范围@@达到@@@@了@@10ohm之多@@。

4、蚀刻因子@@

由于导体都是有一@@定厚度的@@，所以@@@@在@@生产中@@@@导致蚀刻出来的导线并不是一@@个@@标准的@@“矩形@@”结构@@，而@@是一@@个@@接近于@@“梯形@@”的结构@@@@（其实真实的状况也并不是完全的梯形@@结构@@@@），如下图@@所示@@@@为@@@@导体的一@@个@@示意图@@@@：

这个@@梯形@@的角度会随着铜厚的变化而@@变化@@（镀铜亦是如此@@），厚度越薄@@，角度越接近@@90°。这个@@角度的大小会影响到@@阻抗@@的大小@@。如下图@@所示@@@@为@@@@90°与@@70°结果@@的对比@@：

当@@角度为@@70°时@@，阻抗@@约为@@50ohm；当@@角度为@@90°时@@，阻抗@@约为@@48.37ohm。

以@@上都是在@@单个@@因素变化下做的实验@@，而@@在@@生产过程中@@@@，并不是单一@@变量的变化@@，可能会同时@@@@发生@@。如果@@同时@@@@发生@@，那么@@其统计结果@@如下@@图@@所示@@@@@@：

从结果@@中@@可以@@看到@@阻抗@@主要在@@@@@@40ohm到@@56ohm之间@@变化@@，这个@@已经远远超过@@了一@@般@@50±10%的要求@@。而@@在@@整个@@@@生产过程中@@还不只是这些参数@@的变化会导致阻抗@@的变化@@。所以@@@@对于高速@@高频电路@@的产品@@，或@@者是高端产品@@，整个@@@@PCB设计和@@生产过程中@@都要严格控制好每一@@种物料以@@及@@每一@@个@@环节@@，否则就会导致产品出现一@@些意想不到@@的问题@@。