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PDN 环路电感@@对纹波和@@总阻抗@@有何影响@@？

judy — Wed, 20 Dec 2023 09:24:30 +0000

本文要点@@

电气系统中@@电源分配网@@络@@（PDN）的@@各个部分都有自己的@@环路电感@@@@，这将增加电路@@结构的@@总阻抗@@@@。

各种@@188足彩外围@@app 的@@环路电感@@会导致@@ PDN 阻抗@@谱中@@出现谐振和@@反谐振@@。

设计@@人员应认真计算@@@@ PDN 阻抗@@，以便更好地了解电源轨@@上的@@@@纹波@@。

由@@于摆放着器件@@、走线@@、过孔@@、焊盘@@、平面等@@，PCB 都具有复杂的@@几何形状@@。使@@用@@了多层平面@@、电源轨@@、通向器件的@@过孔@@以及@@去耦电容器@@@@，PCB 中@@的@@@@ PDN 可能相当@@复杂@@。其中@@每个元素都会对结构的@@总阻抗@@产生一定的@@@@ PDN 环路电感@@，因此@@，作为@@电源完整性设计@@的@@一部分@@，电感对于总阻抗@@的@@影响十分重要@@，值得关注@@。

这块@@ PCB 上的@@@@ PDN 阻抗@@谱将非常复杂@@，有多个环路电感@@峰值@@

目前还无法用一个公式就能确定@@@@ PDN 环路电感@@或@@阻抗@@@@。与@@用公式来确定@@@@ PDN 中@@的@@@@电感和@@阻抗@@相比@@，通过@@测量@@和@@使@@用@@场求解器@@来确定@@这些值更为@@精确@@，有助于更好地理解@@ PDN 上的@@@@瞬态行为@@@@。确定@@这些值之后@@，设计@@人员就可以采用@@传递函数的@@方法来了解@@ PDN 阻抗@@，并预测@@不同器件产生的@@纹波噪声@@。在@@确定@@阻抗@@之前@@@@，首先我们需要了解电感对阻抗@@的@@影响@@。

1. PDN 环路电感@@对阻抗@@的@@影响@@

观察一下@@ PDN 的@@阻抗@@谱就会发现@@，它并不是一直处于低位@@。PDN 阻抗@@的@@频谱非常复杂@@，频率范围广泛@@，且存在@@多个谐振和@@反谐振@@。电容和@@电感是影响@@ PDN 阻抗@@的@@主要因素@@，决定了典型@@ PDN 阻抗@@谱的@@形状@@。PDN 环路电感@@和@@电容器@@中@@的@@@@有效串联电@@感@@@@ (Effective Series Inductance, ESL) 将决定阻抗@@谱的@@峰值@@，如图@@@@1所示@@：

图@@1：PDN 阻抗@@谱示例@@

观察一下@@高速@@ PCB 中@@ PDN 的@@结构就会发现@@，一个典型的@@@@ PDN 结构包含相邻的@@电源和@@接地平面@@，它们就像一个超大型电容器@@@@。相邻平面的@@电容和@@电路@@板上的@@@@去耦电容共同构成了一个大型电荷库@@，可在@@开关期间向数字@@188足彩外围@@app 提供@@电荷@@。但不要忽略@@ PDN 结构中@@的@@@@某些电感源@@，它们会产生图@@@@1中@@显示的@@谐振@@。这些电感源包括@@@@：

电容器@@中@@的@@@@有效串联电@@感@@，在@@高频时@@会产生电容器@@自谐振和@@非理想行为@@@@。

过孔@@和@@走线@@@@，它们有自己的@@环路电感@@@@。

电源平面和@@接地平面的@@组合@@。

器件上的@@@@连接线和@@焊盘@@@@，它们有自己的@@阻抗@@@@，会在@@器件输入端造成引脚封装@@延迟@@。

在@@设计@@@@ PDN 的@@阻抗@@时@@@@，我们的@@目标不是计算@@单个电感并试图@@达到@@特定的@@@@设计@@值@@，而是确定@@在@@哪些位置添加去耦电容@@，有效针对阻抗@@谱中@@的@@@@特定峰值@@，从而保持整体阻抗@@较低@@。通过@@将@@ PDN 阻抗@@保持在@@较低的@@水平@@，可将电源总线上的@@@@纹波电压控制在@@可接受的@@范围内@@。

此外@@，还需要对阻抗@@进行量化@@，并预测@@阻抗@@对电源总线上的@@@@瞬态纹波响应有何影响@@。为@@此@@，可以通过@@测量@@标准@@@@ PDN 阻抗@@和@@计算@@脉冲响应来实现@@。

2. 测量@@ PDN 阻抗@@

如下列电路@@图@@所示@@@@，PDN 的@@结构实际上@@是一组并联的@@非理想电容器@@@@，它们通过@@寄生电感连接在@@一起@@。这种现象模型的@@阻抗@@无需计算@@@@，可以在@@测试板@@上通过@@@@ TDR 测量@@、脉冲响应测量@@或@@网@@络分析仪@@（Z 参数@@或@@@@ S 参数@@）进行测量@@@@。

用于描述@@ PDN 阻抗@@的@@电路@@模型示例@@。[来源@@：Signal Integrity Journal《信号完整性期刊@@》］

只有电容器@@中@@的@@@@元素是已知的@@@@，其他电感器元素则代表@@ PDN 环路电感@@。实际情况中@@@@，在@@上述模型中@@确定@@具体电感值毫无意义@@。只要明确阻抗@@谱@@，设计@@人员就可以放置一个自谐振频率与@@阻抗@@谱中@@的@@@@电感峰值相匹配的@@去耦电容器@@@@。

3. 预测@@ PDN 上的@@@@瞬态波形@@

确定@@ PDN 阻抗@@后@@，就可以使@@用@@卷积定理计算@@@@ PDN 上的@@@@脉冲响应@@。为@@此@@，只需知道@@ PDN 阻抗@@谱函数和@@输入@@ PDN 的@@瞬态电流时@@域波形@@（通常以方波形式建模@@）。可通过@@以下傅立叶变换和@@卷积积分来定义@@：

计算@@开关期间在@@@@ PDN 上测量@@到@@的@@纹波电压的@@脉冲响应@@。注意@@"*"是卷积运算@@

4. 计算@@ PDN 环路电感@@与@@阻抗@@的@@方法@@

我们无法使@@用@@公式来确定@@@@ PDN 的@@总环路电感@@@@，也不能简单地将@@ PDN 建模为@@只有一个等效环路电感@@@@。因此@@，也不能使@@用@@@@ SPICE 仿真直接根据@@ PDN 的@@结构和@@@@ PCB layout 来计算@@@@ PDN 阻抗@@；因为@@整个系统的@@几何结构非常复杂@@。PDN 的@@复杂结构会产生一个非常高阶的@@滤波器@@，这不仅仅是一个具有多个极点和@@零点的@@大型@@ RLC 电路@@。虽然阻抗@@是决定@@ PDN 电源总线纹波的@@重要因素@@，但不能简单地认为@@阻抗@@可以直接计算@@@@，这是@@一种错误的@@电源完整性设计@@方法@@。

正确做法是直接根据麦克斯韦方程计算@@电磁场@@、电势和@@电流@@，并使@@用@@欧姆定律计算@@@@ PDN 阻抗@@。要获得阻抗@@谱@@，需要使@@用@@有限差分频域@@ (Finite-difference Frequency Domain, FDFD) 数值方法@@，并将欧姆定律与@@计算@@出的@@电势和@@电流@@相结合@@，得出@@ PDN 阻抗@@。高级的@@@@ PCB layout 工具会提供@@一个功能强大的@@@@ 3D 电磁场求解器@@@@，可用于执行这些计算@@以及@@电气系统中@@其他的@@重要分析任务@@。

电路@@仿真@@中@@不可不知的@@@@3大交流电容@@知识@@

judy — Mon, 20 Nov 2023 06:54:52 +0000

本文要点@@

什么是交流电容@@@@

交流电路@@中@@电容器@@的@@工作原理@@

交流电容@@器的@@实际应用@@@@

在@@新手时@@期@@，你是否见识过电容器@@爆炸@@？曾经好奇心驱使@@@@，笔者在@@交流电中@@连上了一个电容器@@@@，结果@@“啪@@”的@@一声巨响@@，一缕蘑菇状的@@烟雾冒出@@，电容器@@的@@残骸四处飞溅@@。这是@@因为@@当@@时@@连的@@是极化电解电容器@@@@，而非交流电容@@器@@。那么@@问题来了@@，交流电容@@是什么@@？

1. 交流电容@@的@@概念@@

每个电子设计@@人员对电容器@@都不陌生@@。电容器@@由@@两块导电板组成@@，中@@间隔着一层电介质@@。电容器@@的@@结构使@@其能够在@@电压施加到@@端子时@@存储电荷@@。

交流电容@@定义了电容器@@存储电荷的@@方式@@

电容器@@存储的@@电荷量与@@施加的@@电压之比称为@@电容@@。电容的@@单位是法拉@@ (F)，计算@@公式为@@@@：

C = Q/V

C 的@@数值越大@@，电容器@@在@@施加电压时@@能够存储的@@电荷就越多@@。在@@直流和@@交流电路@@中@@@@，电容值都是电子设计@@人员的@@关注对象@@。不过@@，在@@这两种电路@@中@@@@，电容器@@的@@行为@@有所不同@@。

2. 电容器@@在@@交流电路@@中@@的@@@@行为@@@@

当@@非极化电容器@@连接到@@交流电源时@@@@，电容器@@就像一个闭合电路@@@@，但会改变电压的@@相位@@。当@@交流电源接通时@@@@，正循环将从一个端子对电容器@@充电@@，直到@@电荷量等于电压@@。

一旦交流电压达到@@峰值并下降@@，电容器@@将开始放电以维持电压恒定@@。在@@这一阶段@@，电流从电容器@@流向不同的@@方向@@。

当@@交流电压转为@@负值时@@@@，将反过来对电容器@@充电@@。这一过程一直持续到@@负电压将电容器@@充满电为@@止@@。一旦电压达到@@负峰值@@，电压值就会上升@@。交流电容@@器的@@放电循环由@@此开始@@。

只要施加交流电源@@，放电循环就会持续进行@@。绘制电压和@@电流值时@@@@，会发现电流以@@ 90° 的@@相位领先于电压@@。如下图@@所示@@@@：

在@@设计@@@@带电容器@@的@@交流电路@@时@@@@，电容并不是唯一需要关注的@@变量@@。除了交流电容@@@@，还需要了解电容电抗@@。

理想电容器@@在@@存储电荷时@@不会漏电@@。然而@@，由@@于存在@@一定的@@电阻@@，实际电容器@@确实存在@@一定的@@漏电@@。电容器@@中@@的@@@@电阻称为@@电容电抗@@，计算@@公式为@@@@：

XC = 1/2πfC

电容电抗与@@交流电压频率和@@电容值成反比@@。后两个参数@@的@@数值越大@@@@，电抗越小@@，漏电就越多@@。

3. 电容器@@在@@交流电路@@中@@的@@@@应用@@@@

交流电容@@器在@@电子设计@@中@@十分常见@@，可用于分相感应电机@@，以提高效率和@@改善次级绕组的@@相移@@。比如说@@，水泵和@@空调中@@通常会用到@@交流电容@@器@@。

空调中@@的@@@@交流电容@@器@@

电源设计@@中@@也会发现交流电容@@器的@@身影@@。电容器@@有助于抑制噪音和@@调节电压@@。交流电容@@器能够存储和@@释放电荷@@，可提高电力传输的@@效率@@。因此@@，带电感负载的@@系统也能从交流电容@@器中@@受益@@。交流电容@@器还有助于校正功率因数@@，补偿电感负载造成的@@电流滞后@@。

在@@设计@@@@带交流电容@@器的@@系统时@@@@，需要使@@用@@可靠的@@软件@@对交流电容@@器的@@行为@@进行仿真和@@分析@@，能够让@@设计@@工作事半功倍@@@@。

Cadence PSpice Simulator 提供@@精确的@@模型和@@仿真@@，其中@@数量达@@35,000 +的@@模型库涵盖广泛@@，可帮助我们确保各类@@型电容器@@在@@交流电路@@中@@发挥正常功能@@。

PSpice 的@@仿真分析结果@@达到@@了业界黄金标准@@@@，通过@@定义组件公差分析@@、可制造性@@、灵敏度等功能和@@与@@@@MATLAB/Simulink的@@联合仿真@@，PSpice 能准确提供@@设计@@人员所需的@@信息@@，确定@@设计@@下一步的@@发展方向@@。

本文转载自@@：Cadence楷登@@PCB及@@封装@@资源中@@心@@

谐波失真@@的@@五大类@@型@@

judy — Fri, 27 Oct 2023 02:37:42 +0000

本文转载自@@：Cadence楷登@@PCB及@@封装@@资源中@@心@@

本文要点@@：

“谐波失真@@”通常表示@@在@@时@@域中@@@@观察到@@的@@波形失真@@。

谐波失真@@可从功率谱或@@时@@域波形中@@观察到@@@@，有多种表现形式@@。

不同形式的@@非线性会产生不同类@@型的@@谐波失真@@@@。

任何模拟@@信号只要存在@@一定程度的@@非线性@@，都会产生谐波失真@@@@。模拟@@信号失真时@@@@，信号在@@时@@域中@@@@的@@外观会发生变化@@，表现为@@波形压缩或@@完全偏移@@。谐波模拟@@信号中@@的@@@@谐波失真@@已是老生常谈@@，但调制信号或@@方波@@/锯齿波中@@也明显存在@@各类@@谐波失真@@@@，其中@@一个常见的@@例子是功率放大器@@，它们在@@@@运行时@@通常接近饱和@@点@@。

谐波失真@@对信号的@@影响取决于产生失真的@@@@188足彩外围@@app ，甚至是信号的@@测量@@方式@@。那么@@问题来了@@，如何厘清信号中@@谐波失真@@的@@类@@型@@？有没有方法直接测量@@或@@计算@@@@？本文将举例介绍不同类@@型的@@谐波失真@@@@，以及@@产生的@@原因@@。

谐波失真@@类@@型@@

一般来说@@，通过@@观察波形@@，可以发现五种类@@型的@@谐波失真@@@@：

1. 振幅失真@@
2. 频率失真@@
3. 相位失真@@
4. 互调失真@@
5. 交叉失真@@

除了非线性产生的@@非线性失真外@@，上述类@@型的@@谐波失真@@只出现在@@宽带信号或@@离散频率相加的@@信号上@@。

1. 振幅失真@@与@@频率失真@@@@

这两个术语有时@@会互相替代@@，但一般所指并非同类@@@@。二者在@@时@@域上看似相似@@，但在@@频域上却完全不同@@。在@@时@@域测量@@中@@@@，振幅失真@@与@@频率失真@@@@区别如下@@：

振幅失真@@：当@@电路@@或@@设备产生的@@输出信号的@@幅值是输入幅值的@@非线性函数时@@@@，就会出现这种情况@@。振幅失真@@是由@@非线性引起的@@@@，可以在@@谐波信号或@@宽带信号中@@观察到@@@@。这种现象有时@@被称为@@削波失真@@，因为@@它发生在@@饱和@@器件@@（如放大器@@）中@@。

由@@于饱和@@@@，振幅失真@@通常表现为@@削波@@

频率失真@@：当@@电路@@或@@设备导致输入信号中@@不同频率器件的@@电压@@/电流发生不同程度的@@变化时@@@@，就会出现频率失真@@@@。频率失真@@只能在@@宽带信号中@@观察到@@@@。当@@伯德图@@@@的@@幅值为@@非线性时@@@@，滤波器通常会出现频率失真@@@@。

伯德图@@@@中@@幅值曲线的@@形状会导致宽带信号中@@出现频率失真@@@@

在@@实际器件中@@@@，振幅失真@@可能只在@@特定频率范围内产生@@；为@@了加以区分@@，这种现象可称为@@@@“非线性频率失真@@@@”，此时@@@@还应该说明非线性在@@实际器件和@@电路@@中@@的@@@@重要性@@。

2. 相位失真@@

当@@滤波器的@@传递函数@@（伯德图@@@@）的@@相位是频率的@@非线性函数时@@@@，滤波器就会产生相位失真@@@@。此时@@@@输出波形会出现失真@@，但不一定是因为@@波形出现了削波或@@其他幅值效应@@，而是因为@@群速度和@@相速度不是恒定值@@，因此@@组成信号的@@不同频率会以不同的@@速度传播@@。

伯德图@@@@相位曲线中@@的@@@@非线性区域会因色散而产生相位失真@@@@

3. 互调失真@@

当@@频率调制信号或@@其他宽带信号馈入非线性器件时@@@@，会出现互调失真@@@@。具体来讲@@，当@@输入接近饱和@@状态时@@@@，互调失真@@就会常见于功率放大器@@，此时@@@@，构成输入信号的@@离散频率相加会产生和@@@@/差谐波@@。

最突出的@@一组和@@@@/差谐波@@是三阶互调@@。这些谐波最有可能出现在@@放大器的@@线性输入区@@，且最接近输入信号功率谱的@@频带边缘@@。在@@时@@域中@@@@，互调失真@@表现为@@频率略高于输入信号载波频率的@@低振幅噪声@@。

4. 交叉失真@@

在@@推挽@@式晶体管放大器中@@@@，特别是在@@使@@用@@三极管@@（Bipolar Junction Transistor，BJT）的@@放大器中@@@@，信号可能会出现交叉失真@@@@。当@@一对晶体管中@@有一个进入截止区时@@@@，输出信号会短暂降至零@@，此时@@@@就会发生交叉失真@@@@。实际上@@，当@@输入信号处于低电平时@@@@，放大器中@@的@@@@两个晶体管都没有开启@@，因此@@即@@使@@输入信号不为@@零@@，输出信号也为@@零@@。下面是一个简单的@@时@@域示例@@。

推挽@@（B 类@@）放大器中@@的@@@@交叉失真@@@@

如何发现谐波失真@@@@

在@@测量@@或@@仿真中@@很容易发现上述类@@型的@@谐波失真@@@@：只需比较相关器件或@@电路@@的@@输入和@@输出信号即@@可@@。如果两者在@@时@@域和@@频域上不是线性函数关系@@，则说明存在@@某种失真@@。在@@设计@@@@阶段@@，仿真工具可以让@@电路@@中@@可能出现的@@谐波失真@@问题无处遁形@@。

在@@设计@@@@低失真的@@真实器件系统时@@@@，Cadence 的@@系统分析工具集可以帮助设计@@人员发现信号中@@的@@@@各类@@谐波失真@@@@，从而采取有效措施@@。

PSpice 仿真工具可用于生成所需的@@仿真@@，识别和@@优化低谐波失真@@电路@@@@，并利用内置建模应用@@对实际电路@@进行仿真@@。

Cadence 发布面向@@ TSMC 3nm 工艺@@的@@@@ 112G-ELR SerDes IP 展示@@

judy — Fri, 19 May 2023 06:57:56 +0000

3nm 时@@代来临了@@！Cadence 在@@ 2023 年@@ TSMC 北美技术研讨会期间发布了面向台积电@@ 3nm 工艺@@（N3E）的@@ 112G 超长距离@@@@（112G-ELR）SerDes IP 展示@@，这是@@ Cadence 112G-ELR SerDes IP 系列产品@@的@@新成员@@。在@@后摩尔时@@代的@@趋势下@@，FinFET 晶体管的@@体积在@@@@ TSMC 3nm 工艺@@下进一步缩小@@，进一步采用@@系统级封装@@@@设计@@@@（SiP）。通过@@结合工艺@@技术的@@优势与@@@@ Cadence 业界领先的@@数字信号处理@@（DSP）SerDes 架构@@，全新的@@@@ 112G-ELR SerDes IP 可以支持@@ 45dB 插入损耗@@，拥有卓越的@@功耗@@、性能@@、面积@@（PPA）指标@@，是超大规模@@ ASICs，人工智能@@/机器学习@@（AI/ML）加速器@@，交换矩阵片上系统@@（SoCs）和@@ 5G 基础设施应用@@的@@理想选择@@。

Cadence 112G-ELR SerDes 在@@ TSMC 3nm 工艺@@环境下的@@@@眼图@@@@（106.25 Gbps PAM4）

ELR SerDes PHY 符合@@ IEEE 和@@ OIF 长距离@@（LR）标准@@，在@@基础规格之外提供@@了额外的@@性能@@裕度@@。上方图@@片展示@@了三个张大的@@眼图@@@@，它们在@@@@ PAM4 模式下具有良好的@@对称性@@，将四个信号电平分开@@。3nm 演示展示@@了@@ E-10 级的@@卓越误码率@@（BER）性能@@以及@@@@ 39dB bump 间通道@@，与@@ 28dB Ball 间插损误码率小于@@ 1E-4 的@@标准@@规格相比提供@@了充足的@@性能@@余量@@。

TSMC 3nm 工艺@@环境下的@@@@ Cadence 112G-ELR SerDes 测试板@@

112G-ELR SerDes IP 同时@@支持中@@距离@@（MR）和@@超短距离@@（VSR）应用@@，实现不同信道更灵活的@@功耗节省@@。NRZ 和@@ PAM4 信号下的@@数据传输速率从@@ 1G 到@@ 112G，实现背板@@，直连线缆@@（DAC），芯片间以及@@芯片到@@模块的@@可靠高速数据传输@@。

SerDes IP 采用@@领先的@@基于@@ DSP 的@@架构@@@@，通过@@最大可能性序列检测@@（MLSD）和@@反射抵消技术实现损耗及@@反射信道的@@系统稳定@@。MLSD 技术可以优化@@ BER，提供@@更强大的@@突发性错误处理能力@@。通过@@专有的@@实现技术@@，Cadence 能确保@@ MLSD 的@@功耗开销最小@@。反射消除技术消除了具有实际走线@@和@@连接器的@@产品@@环境中@@的@@@@杂散@@、远距离反射@@，从而提供@@稳健@@的@@@@ BER 结果@@。

3nm 工艺@@下的@@@@ Cadence 112G-ELR SerDes 解决方案@@进一步强化了我们在@@高性能@@互联@@ IP 领域的@@领导力@@，是大规模数据中@@心的@@理想选择@@，客户也可以从@@ TSMC 的@@ 3nm 工艺@@中@@获得更显著的@@功耗和@@性能@@优化@@，是目前在@@@@ PPA 和@@晶体管领域最先进的@@技术@@@@。

如需了解更多@@ 112-ELR SerDes 的@@相关内容@@，请访问@@：https://www.cadence.com/en_US/home/tools/ip/design-ip/112g-elr-56-lr-pam... 。

关于@@ Cadence
Cadence 是电子系统@@设计@@领域的@@关键领导者@@，拥有超过@@ 30 年@@的@@计算@@软件@@专业积累@@。基于公司@@的@@智能系统设计@@战略@@@@，Cadence 致力于提供@@软件@@@@、硬件和@@@@ IP 产品@@，助力电子设计@@概念成为@@现实@@。Cadence 的@@客户遍布全球@@，皆为@@最具创新能力的@@企业@@，他们向超大规模计算@@@@、5G 通讯@@、汽车@@、移动@@设备@@、航空@@、消费电子@@、工业和@@医疗等最具活力的@@应用@@市场交付从芯片@@、电路@@板到@@完整系统的@@卓越电子产品@@@@。Cadence 已连续九年@@名列美国@@财富杂志评选的@@@@ 100 家最适合工作的@@公司@@@@。如需了解更多@@信息@@，请访问@@公司@@网@@站@@www.cadence.com。

哪些原因会导致@@ BGA 串扰@@？

judy — Mon, 27 Mar 2023 07:32:45 +0000

本文转载自@@： Cadence楷登@@PCB及@@封装@@资源中@@心@@微信公众号@@

本文要点@@

BGA 封装@@尺寸紧凑@@，引脚密度高@@。

在@@ BGA 封装@@中@@@@，由@@于焊球排列和@@错位而导致的@@信号串扰@@被称为@@@@ BGA 串扰@@。

BGA 串扰@@取决于入侵者信号和@@受害者信号在@@球栅阵列@@中@@的@@@@位置@@。

在@@多门和@@引脚数量众多的@@集成电路@@中@@@@，集成度呈指数级增长@@。得益于球栅阵列@@@@ (ball grid array ，即@@BGA) 封装@@的@@发展@@，这些芯片变得更加可靠@@、稳健@@，使@@用@@起来也更加方便@@。BGA 封装@@的@@尺寸和@@厚度都很小@@，引脚数则更多@@。然而@@，BGA 串扰@@严重影响了信号完整性@@，从而限制了@@ BGA 封装@@的@@应用@@@@。下面我们来探讨一下@@ BGA 封装@@和@@@@ BGA 串扰@@的@@问题@@。

球栅阵列@@封装@@@@

BGA 封装@@是一种表面贴装封装@@@@，使@@用@@细小的@@金属导体球来安装集成电路@@@@。这些金属球形成一个网@@格或@@矩阵图@@案@@，排列在@@芯片表面之下@@，与@@印刷电路@@板连接@@。

球栅阵列@@ (ball grid array ，即@@BGA) 封装@@。

使@@用@@ BGA 封装@@的@@器件在@@芯片的@@外围没有引脚或@@引线@@。相反@@，球栅阵列@@被放置在@@@@芯片底部@@。这些球栅阵列@@被称为@@焊球@@，充当@@@@ BGA 封装@@的@@连接器@@。

微处理器@@、WiFi 芯片和@@@@ FPGA 经常使@@用@@@@ BGA 封装@@。在@@ BGA 封装@@的@@芯片中@@@@，焊球令电流在@@@@ PCB 和@@封装@@之间流动@@。这些焊球以物理方式与@@电子器件的@@半导体基板连接@@。引线键合或@@倒装芯片用于建立与@@基板和@@晶粒的@@电气连接@@。导电的@@走线@@位于基板内@@，允许电信号从芯片和@@@@基板之间的@@接合处传输到@@基板和@@球栅阵列@@之间的@@接合处@@。

BGA 封装@@以矩阵模式在@@芯片下分布连接引线@@。与@@扁平式和@@双列式封装@@相比@@，这种排列方式在@@@@ BGA 封装@@中@@@@提供@@了更多的@@引线数@@。在@@有引线的@@封装@@中@@@@@@，引脚被安排在@@边界@@。BGA 封装@@的@@每个引脚都带有一个焊球@@，焊球位于芯片的@@下表面@@。这种位于下表面的@@排列方式提供@@了更多的@@面积@@@@，使@@得引脚数量增多@@，阻塞减少@@，引线短路也有所减少@@。与@@有引线的@@封装@@相比@@，在@@ BGA 封装@@中@@@@，焊球之间的@@排列距离最远@@。

BGA 封装@@的@@优点@@

BGA 封装@@尺寸紧凑@@，引脚密度高@@。BGA 封装@@电感量较低@@，允许使@@用@@较低的@@电压@@。球栅阵列@@的@@排列间隔合理@@，使@@ BGA 芯片更容易@@与@@@@ PCB 对齐@@。

BGA 封装@@的@@其他一些优点是@@：

由@@于封装@@的@@热阻低@@，散热效果好@@。

BGA 封装@@中@@@@的@@引线长度比有引线的@@封装@@要短@@。引线数多加上尺寸较小@@，使@@ BGA 封装@@的@@导电性更强@@，从而提高了性能@@@@。

与@@扁平式封装@@和@@@@双列式封装@@相比@@，BGA 封装@@在@@高速下的@@性能@@更高@@。

使@@用@@ BGA 封装@@的@@器件时@@@@，PCB 的@@制造速度和@@产量都会提高@@。焊接过程变得更简单@@、更方便@@，而且@@ BGA 封装@@可以方便地进行返工@@。

BGA 串扰@@

BGA 封装@@确实有一些缺点@@：焊球不能弯曲@@、由@@于封装@@密度高而导致的@@检查@@难度大@@，以及@@大批量生产需要使@@用@@昂贵的@@焊接设备@@。BGA 串扰@@是另一项限制@@，会影响通过@@@@ BGA 封装@@传输的@@信号完整性@@。

要减少@@ BGA 串扰@@，低串扰@@的@@@@ BGA 排列至关重要@@。

BGA 封装@@经常在@@大量@@ I/O 设备中@@使@@用@@@@。采用@@ BGA 封装@@的@@集成芯片所传输和@@接收的@@信号@@，可能会受到@@从一个引线到@@另一个引线的@@信号能量耦合的@@干扰@@。由@@ BGA 封装@@中@@@@的@@焊球排列和@@错位而导致的@@信号串扰@@被称为@@@@ BGA 串扰@@。球栅阵列@@之间的@@有限电感是@@ BGA 封装@@中@@@@产生串扰@@效应的@@原因之一@@。当@@ BGA 封装@@引线中@@出现高@@ I/O 电流瞬变@@（入侵信号@@）时@@，对应于信号引脚和@@返回引脚的@@球栅阵列@@之间的@@有限电感会在@@芯片基板上产生电压干扰@@。这种电压干扰导致了信号突变@@，并以噪音的@@形式从@@ BGA 封装@@中@@@@传输出去@@，导致串扰@@效应@@。

在@@网@@络系统等应用@@中@@@@，具有使@@用@@通孔的@@厚@@ PCB，如果没有采取措施屏蔽过孔@@@@，那么@@ BGA 串扰@@会十分常见@@。在@@这样的@@电路@@中@@@@，放置在@@@@ BGA 下面的@@长通孔会造成大量的@@耦合@@，并产生明显的@@串扰@@干扰@@。

BGA 串扰@@取决于入侵者信号和@@受害者信号在@@球栅阵列@@中@@的@@@@位置@@。要减少@@ BGA 串扰@@，低串扰@@的@@@@ BGA 封装@@排列至关重要@@@@。借助@@ Cadence Allegro Package Designer Plus 软件@@，设计@@师能够优化复杂的@@单裸片和@@多裸片引线键合@@（wirebond）以及@@倒装芯片@@（flip-chip）设计@@；径向@@、全角度推挤式布线可解决@@ BGA/LGA 基板设计@@的@@独特布线挑战@@；特定的@@@@ DRC/DFM/DFA 检查@@，更可保障@@BGA/LGA设计@@一次成功@@；同时@@提供@@详细的@@互连提取@@、3D 封装@@建模以及@@兼顾电源影响的@@信号完整性和@@热分析@@。

3D 异构集成@@与@@@@ COTS （商用现成品@@）小芯片@@的@@发展问题@@

judy — Fri, 10 Mar 2023 02:31:23 +0000

作者@@：Paul McLellan，来源@@：Cadence楷登@@PCB及@@封装@@资源中@@心@@

莎士比亚在@@@@《罗欧与@@朱丽叶@@》中@@写道@@：“名字有何重要@@？玫瑰不叫玫瑰@@，依旧芳香如故@@。”

然而@@在@@过去@@ 10 年@@中@@@@，尤其是@@过去@@ 5 年@@左右@@，每当@@我们将不止一个晶粒置于一个封装@@内时@@@@，我们就想为@@其增加一个新的@@命名@@：

……此外@@还有很多不同的@@专用名词@@，显然@@不适合用作整个行业的@@通用名称@@。

最新出现的@@一个名称是@@“异构集成@@（heterogeneous integration）”或@@“3D 异构集成@@（3D heterogeneous integration）”，目前的@@关注度越来越高@@。这个词涵盖的@@内容非常丰富@@，从向处理器添加@@"高带宽存储器@@ (HBM) "堆栈@@，到@@ Intel的@@ Ponte Vecchio 产品@@（复杂性方面的@@登峰造极者@@）——

在@@ 5 个不同的@@制程节点上装进了超过@@ 47 块小芯片@@@@（chiplets），晶体管总数量超过@@ 1000 亿@@！

这是@@当@@之无愧的@@异构集成@@@@！

但是@@，“异构集成@@”这一词语依然存在@@一个问题@@：我们该如何称呼采用@@这种技术的@@设计@@@@？我认为@@@@，“系统级封装@@@@”(SiP) 一词就很贴切@@。所以说@@，异构集成@@是用于创建@@ SiP 的@@技术@@。

显然@@，与@@异构集成@@形成鲜明对比的@@是同构集成@@，即@@系统级芯片@@ (SoC)。同构集成最大的@@缺点在@@于@@，必须在@@同一个半导体制程节点中@@完成所有组件@@。如果需要集成差别较大的@@模块@@，例如@@光子学@@、射频@@、模拟@@、DRAM、MRAM 等等@@，这项工作就会变得非常棘手@@。

挑战来自成本方面@@，而不是技术@@。例如@@，我们知道如何将@@ DRAM 摆放在@@逻辑晶粒上@@，但实际上@@@@，即@@使@@芯片上有非@@ DRAM 的@@部分@@（DRAM 掩膜是空白的@@@@），我们也要为@@它们支付成本@@。同构集成的@@另一个问题是晶粒的@@尺寸可能会非常大@@。如果尺寸过大@@，晶粒可能会超出光刻极限@@，最终将无法制造@@。但即@@便没有超出极限@@，如果芯片面积@@相同@@，与@@四个单独的@@小晶粒相比@@，大晶粒的@@良率也会比较差@@。

《异构集成@@ (HI) 与@@系统级芯片@@ (SoC) 有何区别@@？》一文详细讲述了这两种设计@@工艺@@之间的@@区别以及@@各自的@@优势和@@注意@@事项@@，欢迎点击阅读@@。

COTS 小芯片@@

自动化程度更高的@@异构集成@@流程存在@@很多技术挑战@@。但最值得关注@@的@@问题是在@@商业领域@@。在@@此强调@@：这些问题暂时@@还没有答案@@。

COTS 指的@@是@@“commercial off the shelf（即@@商用现成品@@@@）”。通常情况下@@，它用于国防等专门行业@@，将可以轻松购买的@@芯片与@@必须为@@特定用途设计@@的@@专门芯片区分开来@@。关于@@异构集成@@@@，最值得关注@@的@@问题之一是@@ COTS 小芯片@@是否可用@@。或@@许最极端的@@情况是@@，能否用@@Intel的@@微处理器@@@@、NVIDIA的@@ GPU 和@@Qualcomm的@@ 5G 调制解调器来构建一个@@ SiP？

目前已经有一些@@ COTS 小芯片@@（或@@小芯片@@堆栈@@@@）是可用的@@@@，如高带宽存储器@@@@ (HBM) 和@@ CMOS 图@@像传感器@@ (CIS) 视觉@@/AI 子系统@@。

为@@了扩大这一市场@@，让@@ COTS 小芯片@@可用@@，有几个重大问题需要解决@@：

小芯片@@将以芯片的@@形式提供@@@@，还是仅仅作为@@授权@@ IP 提供@@？
如果有实际的@@小芯片@@可用@@@@，那么@@谁将持有库存@@？
这是@@否仍将是一个@@“酒香不怕巷子深@@”的@@市场@@，依然要按需生产小芯片@@@@，只有在@@收到@@确定@@的@@订单后才会进行生产@@？
谁来管理小芯片@@的@@生产运营@@？
是否会出现新的@@公司@@来创造@@/服务这个市场@@？

这些问题在@@很大程度上归结为@@谁将承担财务风险@@：最终用户@@、中@@间商@@（如分销商@@）、设计@@小芯片@@的@@公司@@@@、代工厂@@，还是其他公司@@或@@供应商@@。就像任何价值链一样@@，所有参与@@者都希望将自己获得的@@收入@@/利润最大化@@，并试图@@将其他供应商商品化@@。当@@然@@，如果每个人在@@这方面都过于激进@@，那么@@就很有可能酿成杀鸡取卵的@@悲剧@@。或@@者变成揠苗助长@@，那么@@这种市场将永远不会成熟@@。

Cadence 与@@联电@@@@共同开发认证的@@毫米波@@参考流程达成一次流片成功@@@@

judy — Wed, 30 Nov 2022 07:37:48 +0000

联电@@射频@@芯片设计@@@@工具包@@（RF FDK）和@@ Cadence RF 方案帮助其共同客户@@ - 聚睿电子取得卓越@@ 5G 射频@@设计@@成果@@

楷登@@电子@@（美国@@ Cadence 公司@@，NASDAQ：CDNS）与@@联电@@@@（纽约证券交易所股票代码@@：UMC；台湾证券交易所股票代码@@：2303）今日宣布双方合作开发并经认证的@@毫米波@@参考流程@@，成功协助亚洲射频@@@@IP设计@@领导厂商聚睿电子@@（Gear Radio Electronics），在@@联电@@@@ 28HPC+ 工艺@@技术以及@@@@ Cadence® 射频@@（RF）解决方案@@的@@架构@@@@下@@，达成了低噪音放大器@@（LNA）IC 一次流片成功@@（first-pass silicon success）的@@非凡成果@@。

经验证的@@联电@@@@ 28HPC+ 解决方案@@非常适用于高速毫米波@@器件@@，可提供@@硅精确的@@器件模型@@，支持高达@@ 110GHz 的@@电路@@设计@@应用@@@@，如聚睿电子的@@低噪音放大器设计@@@@。Cadence Virtuoso® RF 解决方案@@结合了多个电磁@@（EM）求解器@@，使@@聚睿电子能够获得精确的@@仿真结果@@@@。更具体地说@@，聚睿电子使@@用@@了符合@@业界黄金标准@@的@@电磁场仿真器@@ —— Cadence EMX® Planar 3D Solver 电磁场仿真工具@@，为@@ CMOS 设计@@建立精确电磁模型@@，大幅减少了从电路@@前仿到@@版图@@后仿验证所需的@@设计@@周期@@。

相比于过往的@@设计@@流程@@，聚睿电子加快了一次完成芯片设计@@@@的@@实现步伐@@，并获得了硅精确的@@仿真结果@@@@。聚睿电子将仿真结果@@与@@其@@ 60GHz 低噪音放大器的@@芯片测量@@值进行比较时@@@@，发现其@@ S21（正向穿透系数@@，即@@正向增益@@）峰值频率@@、S21 峰值和@@噪声指数@@（NF）等指标@@均落在@@中@@段个位数百分比范围内@@。

经认证的@@毫米波@@参考流程通过@@@@ Cadence 工具提供@@多种功能@@，包括@@：

通过@@ Virtuoso Schematic Editor（电路@@图@@编辑器@@）、Virtuoso ADE Explorer 及@@ Assembler、Spectre® X 模拟@@器@@、Spectre AMS Designer 和@@ Spectre RF进行设计@@输入和@@仿真@@
通过@@ Virtuoso Layout Suite 和@@ Pegasus 验证系统@@（PVS）进行版图@@实现@@
通过@@ Quantus™ 提取解决方案@@对晶体管间连线进行寄生参数@@提取@@
通过@@ EMX 3D Planar Solver 电磁场仿真工具@@进行包含被动@@188足彩外围@@app 在@@内的@@跨晶体管互连电磁分析@@

Cadence 多物理场系统分析研发副总裁顾鑫@@（Ben Gu）表示@@：“我们与@@@@联电@@密切合作推出经认证的@@毫米波@@流程@@，帮助聚睿电子取得了优异的@@设计@@成果@@，此设计@@流程包括@@我们领先业界的@@@@ Virtuoso RF 解决方案@@，尤其是@@ EMX 3D Planar Solver 电磁场仿真解决方案@@更是取得了非凡成果@@。此外@@，Cadence 晶圆客户支持团队全力以赴@@，以确保在@@聚睿电子等客户运用联电@@@@ 28 纳米工艺@@时@@@@，我们的@@创新流程可为@@其创造巨大的@@价值@@。这是@@多方合作下客户首次通过@@硅验证的@@电路@@设计@@@@，我们期待共同开展更多项目@@，并助力其取得设计@@成功@@。”

聚睿电子总经理郭秉捷@@（BJ Kuo）表示@@：“EMX 仿真出的@@电磁模型以及@@@@ Cadence Quantus 提取解决方案@@的@@寄生参数@@提取信息被共同整合到@@了@@ Virtuoso RF 解决方案@@的@@单一环境中@@@@，使@@版图@@后仿效率更高@@。此外@@，芯片数据更验证了联电@@的@@毫米波@@模型和@@@@ Cadence 射频@@解决方案@@的@@准确性@@。”

联电@@188足彩外围@@app 技术开发及@@设计@@支持副总经理郑子铭@@（Osbert Cheng）表示@@：“通过@@聚睿电子等客户的@@成功案例可以看出@@，我们与@@@@ Cadence 共同开发的@@毫米波@@参考流程让@@@@ RF 设计@@变得更快速@@、更容易@@。我们与@@@@ Cadence 的@@合作成功使@@聚睿电子设计@@出兼具准确性和@@创新性的@@@@ LNA，成就聚睿电子傲人的@@芯片性能@@@@，期待未来我们的@@@@ mmWave 平台能创造更多的@@客户成功案例@@。”

Cadence 射频@@解决方案@@支持@@ Cadence 智能系统设计@@策略@@，实现卓越的@@@@ SoC 设计@@。了解有关@@ Cadence 射频@@解决方案@@的@@更多信息@@，请访问@@：

www.cadence.com/go/rfsols28

更多关于@@联华电子@@ 28HPC+ 工艺@@技术的@@信息@@，请访问@@：www.umc.com/en/Product/technologies/Detail/28nm

文章来源@@@@： Cadence楷登@@

Cadence Certus 新品亮相@@！助力全芯片并行优化和@@签核速度提高@@ 10 倍@@

judy — Wed, 12 Oct 2022 02:51:35 +0000

内容提要@@：

· 为@@客户提供@@业内首个具有大规模并行和@@分布式架构@@的@@完全自动化环境@@；

· 支持无限容量的@@设计@@优化和@@签核@@，周转时@@间缩短至一夜@@，同时@@大幅降低设计@@功耗@@；

· 支持云的@@解决方案@@@@，推动新兴设计@@领域的@@发展@@，包括@@超大规模计算@@@@、5G 通信@@、移动@@、汽车@@和@@网@@络@@。

楷登@@电子@@（美国@@ Cadence 公司@@，NASDAQ：CDNS）今日宣布推出新的@@@@ Cadence® Certus™ Closure Solution，以应对不断增长的@@芯片级设计@@尺寸和@@复杂性挑战@@。Cadence Certus Closure Solution 环境实现了设计@@收敛的@@自动化@@，并将整个设计@@收敛周期从数周缩短至一夜之间@@——包括@@从签核优化到@@布线@@、静态时@@序分析@@（STA）和@@参数@@提取@@。该解决方案@@支持无限容量@@，胜任大型芯片设计@@@@项目@@，与@@目前其他的@@方法和@@流程相比@@，最多可将生产力提高@@ 10 倍@@。

Cadence Certus Closure Solution 消除了设计@@签核收敛的@@瓶颈@@，降低了开发现今新兴应用@@的@@复杂性@@，如超大规模计算@@@@、5G 通信@@、移动@@、汽车@@和@@网@@络@@。在@@推出@@ Cadence Certus Closure Solution 之前@@，全芯片收敛流程涉及@@手动@@、繁琐的@@流程@@，包括@@全芯片组装@@、静态时@@序分析@@、优化和@@包含@@ 100 多个视图@@的@@签核@@，需要设计@@人员花费数月才能完成@@。新的@@解决方案@@提供@@了一个完全自动化的@@环境@@，实现了大规模分布式优化和@@签核@@。因此@@，通过@@与@@@@ Cadence Innovus™ Implementation System 和@@ Tempus™ Timing Signoff Solution 共享同一个引擎@@，并行全芯片优化得以实现@@，模块所有者无需进行反复迭代@@，设计@@师也可以快速做出优化和@@签核决定@@。此外@@，与@@ Cadence Cerebrus™ Intelligent Chip Explorer 配合使@@用@@@@，有助于提升模块级到@@全芯片签核收敛的@@工作效率@@。

Cadence Certus Closure Solution 可以实现@@：

· 创新的@@可扩展架构@@@@：Cadence Certus Closure Solution 的@@分布式分层优化和@@签核架构@@是云执行的@@理想选择@@，在@@云和@@本地数据中@@心环境中@@均可运行@@；

· 增量签核@@：只针对设计@@中@@经过变更的@@部分@@提供@@灵活的@@重置和@@替换@@，进一步加快最终签核速度@@；

· 提高工程设计@@效率@@@@：完全自动化的@@流程@@，减少了在@@多个团队中@@进行多次冗长迭代的@@需要@@，加快产品@@上市@@；

· SmartHub 界面@@：增强的@@交互式@@ GUI，支持交叉探测@@，以进行详细的@@时@@序调试@@，推动最后的@@设计@@收敛@@；

· 3D-IC 设计@@效率@@：与@@ Cadence Integrity™ 3D-IC Solution 紧密集成@@，帮助用户收敛异构工艺@@中@@裸片间的@@时@@序路径@@。

“如今@@，每次迭代通常需要设计@@团队花费@@ 5-7 天的@@时@@间来满足芯片级签核时@@序和@@功耗要求@@，采用@@以往的@@方法无法提供@@高效设计@@收敛所需的@@团队合作和@@用户体验@@，”Cadence 公司@@资深副总裁兼数字和@@签核事业部总经理@@ Chin-Chi Teng 博士@@表示@@@@，“我们密切关注设计@@界的@@需求@@，推出了新的@@@@ Cadence Certus Closure Solution，为@@客户提供@@了创新的@@芯片级优化和@@签核环境@@，在@@几个小时@@内即@@可实现出色的@@@@ PPA 结果@@。有了这款新的@@解决方案@@@@，我们将帮助客户实现生产力目标@@，尽快将产品@@推向市场@@。”

Cadence Certus Closure Solution 支持公司@@的@@智能系统设计@@@@（Intelligent System Design™）战略@@，旨在@@实现卓越设计@@@@。要了解更多信息@@，请访问@@： www.cadence.com/go/certuspr。

客户反馈@@：

“我们必须及@@时@@交付高性能@@@@、低功耗的@@模拟@@和@@混合信号产品@@@@。完整的@@芯片级签核收敛是我们的@@工程团队在@@满足客户交付承诺时@@面临的@@最大瓶颈之一@@。借助@@Cadence Certus Closure Solution，我们的@@工程团队可以通过@@其并发优化和@@签核功能在@@一夜之间体验完整的@@芯片级签核收敛@@，从而提高整体团队的@@生产力@@。该解决方案@@能够使@@包括@@静态时@@序分析@@@@、布线和@@提取在@@内的@@整个优化和@@签核流程实现自动化@@，从而使@@我们的@@工程团队能够显著提高设计@@成功率@@，实现高达@@ 5% 的@@节能并更快地进入市场@@。”

--- MaxLinear 公司@@ SoC 设计@@与@@技术事业部副总裁@@，Paolo Miliozzi 博士@@

“现在@@的@@设计@@环境瞬息万变@@，我们需要自动化且强大的@@签核收敛方法和@@工具@@，以满足上市时@@间目标@@。借助@@ Cadence Certus 签核解决方案@@@@，与@@其它现有方案相比@@，可协助我们的@@工程团队提升@@6倍@@的@@芯片级签核收敛周转时@@间@@，从而提高了整体生产率@@。因此@@，基于此成果@@，我们计划采用@@该解决方案@@来开发我们的@@最新设计@@@@。”

---瑞萨电子共享研发@@ EDA 事业部数字设计@@技术部高级首席工程师蓑田幸男先生@@

关于@@ Cadence：

Cadence 在@@计算@@系统领域拥有超过@@@@ 30 年@@的@@专业经验@@，是电子系统@@设计@@产业的@@关键领导者@@。基于公司@@的@@智能系统设计@@战略@@@@，Cadence 致力于提供@@软件@@@@、硬件和@@@@ IP 产品@@，助力电子设计@@概念成为@@现实@@。Cadence 的@@客户遍布全球@@，皆为@@最具创新能力的@@企业@@，他们向超大规模计算@@@@、5G 通讯@@、汽车@@、移动@@、航空@@、消费电子@@、工业和@@医疗等最具活力的@@应用@@市场交付从芯片@@、电路@@板到@@完整系统的@@卓越电子产品@@@@。Cadence 已连续八年@@名列美国@@财富杂志评选的@@@@ 100 家最适合工作的@@公司@@@@。如需了解更多@@信息@@，请访问@@公司@@网@@站@@www.cadence.com。