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PDN 环路电感@@对纹波和@@总阻抗@@有何影响@@？

judy — Wed, 20 Dec 2023 09:24:30 +0000

本文要点@@

电气系统中@@电源@@分配网@@络@@（PDN）的各个部分都有自己的环路电感@@@@，这将@@增加电路@@结构的总阻抗@@@@。

各种@@188足彩外围@@app 的环路电感@@会导致@@ PDN 阻抗@@谱中@@出现谐振@@和@@反谐振@@@@。

设计人员应认真计算@@@@ PDN 阻抗@@，以便更好地了解@@电源@@轨@@上的@@纹波@@。

由于摆放着器件@@、走线@@、过孔@@、焊盘@@、平面等@@，PCB 都具有复杂的几何形状@@。使用了多层平面@@、电源@@轨@@、通向器件的过孔@@以及去耦电容@@器@@，PCB 中@@的@@ PDN 可能相当复杂@@。其中@@每个元素都会对结构的总阻抗@@产生一定的@@ PDN 环路电感@@，因此@@，作为电源@@完整性设计的一部分@@，电感对于总阻抗@@的影响@@十分重要@@，值得关注@@。

这块@@ PCB 上的@@ PDN 阻抗@@谱将@@非常复杂@@，有多个环路电感@@峰值@@

目前还无法用一个公式就能确定@@@@ PDN 环路电感@@或阻抗@@@@。与用公式来确定@@@@ PDN 中@@的@@电感和@@阻抗@@相比@@，通过测量@@和@@使用场求解器来确定@@这些值更为精确@@，有助于更好地理解@@ PDN 上的@@瞬态行为@@。确定@@这些值之后@@，设计人员就可以采用传递函数的方法来了解@@@@ PDN 阻抗@@，并预测@@不同器件产生的纹波噪声@@。在@@确定@@阻抗@@之前@@，首先我们需要了解@@电感对阻抗@@的影响@@@@。

1. PDN 环路电感@@对阻抗@@的影响@@@@

观察一下@@ PDN 的阻抗@@谱就会发现@@，它并不是一直处于低位@@。PDN 阻抗@@的频谱非常复杂@@，频率范围广泛@@，且存在@@多个谐振@@和@@反谐振@@@@。电容@@和@@电感是影响@@ PDN 阻抗@@的主要因素@@，决定了典型@@@@ PDN 阻抗@@谱的形状@@。PDN 环路电感@@和@@电容@@器中@@的@@有效串联电感@@@@ (Effective Series Inductance, ESL) 将@@决定阻抗@@谱的峰值@@，如图@@@@1所示@@：

图@@1：PDN 阻抗@@谱示例@@

观察一下@@高速@@ PCB 中@@ PDN 的结构@@就会发现@@，一个典型@@的@@@@ PDN 结构包含相邻的电源@@和@@接地平面@@，它们就像一个超大型电容@@器@@。相邻平面的电容@@@@和@@电路@@板上的@@去耦电容@@共同构成了一个大型电荷库@@，可在@@开关期间向数字@@@@188足彩外围@@app 提供电荷@@。但不要忽略@@ PDN 结构中@@的@@某些电感源@@，它们会产生图@@@@1中@@显示的谐振@@@@。这些电感源包括@@：

电容@@器中@@的@@有效串联电感@@，在@@高频时会产生电容@@器自谐振@@和@@非理想行为@@。

过孔@@和@@走线@@@@，它们有自己的环路电感@@@@。

电源@@平面和@@接地平面的组合@@。

器件上的@@连接线和@@焊盘@@@@，它们有自己的阻抗@@@@，会在@@器件输入端造成引脚封装延迟@@。

在@@设计@@ PDN 的阻抗@@时@@，我们的目标不是计算@@单个电感并试图@@达到@@@@特定的设计值@@，而是确定@@在@@哪些位置添加去耦电容@@@@，有效针对阻抗@@谱中@@的@@特定峰值@@，从而保持整体阻抗@@较低@@。通过将@@@@ PDN 阻抗@@保持在@@较低的水平@@，可将@@电源@@总线上的@@纹波电压控制在@@可接受的范围内@@。

此外@@，还需要对阻抗@@进行量化@@，并预测@@阻抗@@对电源@@总线上的@@瞬态纹波响应有何影响@@。为此@@，可以通过测量@@标准@@ PDN 阻抗@@和@@计算@@脉冲响应来实现@@。

2. 测量@@ PDN 阻抗@@

如下列电路@@图@@所示@@@@，PDN 的结构@@实际上是一组并联的非理想电容@@@@器@@，它们通过寄生电感连接在@@一起@@。这种现象模型的阻抗@@无需计算@@@@，可以在@@测试板上通过@@ TDR 测量@@、脉冲响应测量@@或网@@络分析仪@@（Z 参数@@或@@ S 参数@@）进行测量@@@@。

用于描述@@ PDN 阻抗@@的电路@@模型示例@@。[来源@@：Signal Integrity Journal《信号完整性期刊@@》］

只有电容@@器中@@的@@元素是已知的@@，其他电感器元素则代表@@ PDN 环路电感@@。实际情况中@@@@，在@@上述模型中@@确定@@具体电感值毫无意义@@。只要明确阻抗@@谱@@，设计人员就可以放置一个自谐振@@频率与阻抗@@谱中@@的@@电感峰值相匹配的去耦电容@@器@@。

3. 预测@@ PDN 上的@@瞬态波形@@

确定@@ PDN 阻抗@@后@@，就可以使用卷积定理计算@@@@ PDN 上的@@脉冲响应@@。为此@@，只需知道@@ PDN 阻抗@@谱函数和@@输入@@ PDN 的瞬态电流时域波形@@（通常以方波形式建模@@）。可通过以下傅立叶变换和@@卷积积分来定义@@：

计算@@开关期间在@@@@ PDN 上测量@@到@@的纹波电压的脉冲响应@@。注意@@"*"是卷积运算@@

4. 计算@@ PDN 环路电感@@与阻抗@@的方法@@

我们无法使用公式来确定@@@@ PDN 的总环路电感@@@@，也不能简单地将@@@@ PDN 建模为只有一个等效环路电感@@@@。因此@@，也不能使用@@ SPICE 仿真直接根据@@ PDN 的结构@@和@@@@ PCB layout 来计算@@@@ PDN 阻抗@@；因为整个系统的几何结构非常复杂@@。PDN 的复杂结构会产生一个非常高阶的滤波器@@，这不仅仅是一个具有多个极点和@@零点的大型@@ RLC 电路@@。虽然阻抗@@是决定@@ PDN 电源@@总线纹波的重要因素@@，但不能简单地认为阻抗@@可以直接计算@@@@，这是一种错误的电源@@完整性设计方法@@。

正确做法是直接根据麦克斯韦方程计算@@电磁场@@、电势和@@电流@@，并使用欧姆定律计算@@@@ PDN 阻抗@@。要获得阻抗@@谱@@，需要使用有限差分频域@@ (Finite-difference Frequency Domain, FDFD) 数值方法@@，并将@@欧姆定律与计算@@出的电势和@@电流@@相结合@@，得出@@ PDN 阻抗@@。高级的@@ PCB layout 工具会提供一个功能强大的@@ 3D 电磁场求解器@@，可用于执行这些计算@@以及电气系统中@@其他的重要分析任务@@。

电容@@搞搞@@“振@@”，PDN有帮衬@@

judy — Mon, 27 Nov 2023 06:49:08 +0000

公众号@@ | 高速先生@@

作者@@ | 姜杰@@

聊电容@@@@，不能只聊电容@@@@@@，还要聊电阻和@@电感@@。

看似很简单@@@@，其实@@，一点都不难@@。

因为去耦电容@@的模型基本都可以用下面三种元素的简单组合来表示@@。

理想电容@@@@C的阻抗@@是随频率的增加@@而逐渐减小的一条斜线@@，实际上由于电容@@中@@等效寄生电阻@@（ESR）和@@等效寄生电感@@（ESL）的搅局@@，问题开始变得复杂@@。不同的电容@@@@自谐振@@频点不同@@，谐振@@点阻抗@@各异@@，滤波频段也有区别@@……

看似很复杂@@，其实@@，很简单@@。

电容@@搞搞@@“振@@”，第一@@“振@@”来自同一电容@@@@ESR\ESL\C的串联谐振@@@@（也叫做自谐振@@@@）。

先来看看电容@@模型的各参数@@是如何影响阻抗@@曲线的@@。对于电容@@容值@@C，不难发现@@，相同@@ESR和@@ESL的情况下@@，随着@@容值的增加@@@@，自谐振@@频点向低频移动@@，同时@@，滤波频段也会加宽@@。

接下来@@再看哈@@ESL的影响@@。在@@保持其它参数@@不变的情况下@@@@，随着@@ESL的增加@@，自谐振@@频点向低频移动@@，同时@@，滤波频段也会随着@@变小@@。

需要注意@@的是@@，ESR的情况会复杂一些@@，因为它是一个频变的参数@@@@。

ESR随频率变化的趋势与该电容@@的阻抗@@变化一致@@。

不过@@，为了简化问题@@，我们这里先把@@@@ESR作为一个常数@@，它的变化对阻抗@@曲线的影响@@如下图@@@@：

对比上面几个图@@@@，我们会发现一个有趣的现象@@，那就是电容@@自谐振@@频点的@@ESR基本决定了阻抗@@的最小值@@。

以上只是单一容值电容@@的阻抗@@曲线@@。了解@@PDN阻抗@@曲线的童鞋会发现常见情况并非如此@@，而是像人生一样总是起起伏伏@@。

其实@@，这是容值不同的电容@@@@并联谐振@@的结果@@，也是本文要说的第二@@@@“振@@”。

分析起来也很简单@@@@，当一个电容@@的感性区遇上另一个电容@@的容性区@@，谐振@@峰就出现了@@。

综合考虑@@VRM和@@芯片内去耦@@，如果说第一@@@@“振@@”决定了阻抗@@曲线的波谷@@，第二@@“振@@”通常确定@@了阻抗@@曲线的波峰@@。

电容@@种类这么多@@，原理图@@设计或者备料出错的机会大大增加@@，作为一名设计攻城狮@@，希望板子简单点@@，精简一些电容@@@@，这个要求并不过@@分吧@@？

说干就干@@，在@@前文三种电容@@并联的基础上@@，去掉@@100nF的电容@@@@，看看会怎样@@。

这么看@@，除了在@@@@100nF的去耦频段出现一个谐振@@峰@@，好像也没什么问题@@，毕竟@@，这个峰值也没那么高@@。我们继续把@@@@VRM和@@芯片内去耦@@模型加上@@，看全链路的情况@@。

See？高速先生@@一直强调的调整电容@@要合理真不是吓唬你@@。

当然@@，这个例子只是为了凸显电容@@影响而挑选的极端情况@@。

电容@@不是老虎屁股@@，一点摸不得@@，具体种类和@@数量可以通过仿真进行优化@@，是增是减@@，It depends！

本文转载自@@：高速先生@@微信公众号@@@@

电容@@
PDN

如何确定@@目标阻抗@@@@以实现电源@@完整性@@？

judy — Fri, 03 Mar 2023 07:07:36 +0000

本文要点@@

将@@ PDN阻抗@@设计为目标值有助于确保设计的电源@@稳定性@@。
PDN 目标阻抗@@@@在@@一定程度上会决定@@ PDN 上测得的任何电压波动@@。
确定@@目标阻抗@@@@需要考虑@@ PDN 上允许的电压波动@@、输出信号上允许的抖动@@，或将@@两者都考虑在@@内@@。

阻抗@@可能是用于普遍概括电子学所有领域信号行为的一项指标@@。在@@ PCB 设计中@@设计具体应用时@@，我们总是有一些希望实现的目标阻抗@@@@@@@@，无论@@是射频走线@@@@、差分对@@，还是阻抗@@匹配网@@络@@。要想确保电源@@完整性@@，就要按照@@ PDN 目标阻抗@@@@进行设计@@，但如何确定@@@@ PDN 目标阻抗@@@@是一项不小的挑战@@。

而遗憾的是@@，没有哪一项行业标准@@（甚至@@产品手册中@@也没有提供一定的规范@@）可以告诉我们@@，在@@ PCB 中@@实现电源@@完整性所需的目标阻抗@@@@@@是多少@@。为此@@，我们需要针对信号行为@@、允许的功率波动@@、甚至@@ PDN 的拓扑结构@@@@来确定@@最低要求@@。

1. 对于电源@@完整性而言@@，合适的目标阻抗@@@@@@是多少@@？

去耦电容@@有助于达到@@@@目标阻抗@@@@并保持电源@@完整性@@

不能想当然@@地认为任何@@ PDN 都需要一个特定的目标阻抗@@@@@@水平@@，因为事实并非如此简单@@。我们需要选择的阻抗@@值取决于几个因素@@，而且根据@@ PDN 的结构@@，可能很难确定@@哪些因素最为重要@@。影响目标阻抗@@@@值的主要因素包括@@：

电源@@总线上允许的电压波动@@@@
输出信号上允许的时序抖动@@
数字@@ IC 中@@的@@核心和@@逻辑电平@@
流入@@ PDN 的电流大小和@@带宽@@
PDN 是数字@@的还是模拟的@@
PDN 的拓扑结构@@@@

要确定@@电源@@完整性的目标阻抗@@@@@@@@，有两种最常见的方法@@，即考虑上述列表中@@的@@前两项@@。虽然该列表中@@的@@所有要点都是相互关联的@@，但前两项通常用于确定@@@@ PDN 目标阻抗@@@@的设计目标@@。

最小电压波动的目标阻抗@@@@@@@@

需要一定的电压波动才能让一定量的电流流入@@@@ PDN，而产生电压波动所需的目标阻抗@@@@@@可以由欧姆定律确定@@@@。如果知道了允许的电压波动和@@开关期间的总电流消耗@@，就可以计算@@出与这两个值有关的@@ PDN 阻抗@@。

PDN 目标阻抗@@@@方程@@

举个例子@@，只要翻阅一下主处理器的数据手册就可以确定@@限值@@。下图@@所示@@为@@ Kintex UltraScale FPGA 的电源@@电压数据@@。我们可以根据数据表中@@列出的电源@@电压的标称值@@、最小值和@@最大值@@（见下面的红框@@），对电源@@轨@@电压的波动设定一个限制@@。

某大型@@ FPGA 的电源@@电压数据@@

例如@@，在@@第一@@行中@@@@，如果我们考虑到@@@@ VCCINT 内部电源@@电压有@@ 20% 的安全裕度@@，我们可以将@@允许的电源@@轨@@电压波动设置从@@ 0.927 V 到@@ 0.974 V。接下来@@，在@@产品手册中@@找到@@开关期间的电流消耗@@，并使用欧姆定律来确定@@设计中@@的@@@@ PDN 目标阻抗@@@@。只要该电源@@轨@@的@@ PDN 阻抗@@在@@整个信号带宽内低于目标值@@，那么任何电压波动都可以最小化@@。

最小抖动的目标阻抗@@@@@@@@

确保抖动最小化是一个重要的目标@@，有时也可用来确定@@@@ PDN 的目标阻抗@@@@@@。当一个数字@@器件进行开关操作并导致电源@@总线上的@@电压波动时@@，器件中@@不断变化的逻辑电平会导致信号中@@的@@时序和@@上升速率发生波动@@。显然@@，这两者相互依存@@，并创造了一个有趣的反馈系统@@，但要使抖动最小化@@，就必须使这种电源@@波动最小化@@。

抖动的典型@@值可以从@@ 10ps/mV 到@@ 100ps/mV（对于某些逻辑电路@@而言@@）不等@@。高精度时序和@@测量@@应用需要将@@抖动降低至@@ 1 ps/mV。这方面的例子包括点云成像应用@@，如激光雷达@@、4D 雷达和@@其他电子光学应用@@。

拓扑结构@@

PDN 的拓扑结构@@@@也会影响目标阻抗@@@@@@，但并不是以我们预期的方式@@。典型@@ PCB 中@@的@@ PDN 可以有一个多总线拓扑结构@@@@。在@@这种拓扑结构@@中@@@@，通常有一个初级稳压器@@，将@@输入电压降至高逻辑电平@@ (5V)，并将@@电源@@分支至总线@@。总线上也会放置其他稳压器@@，用于继续降低电压@@。详见下面方框图@@中@@的@@示意图@@@@。

典型@@的@@ PDN 拓扑结构@@，一条电源@@总线上有多个电路@@模块@@

每个总线段上的@@不同电路@@模块和@@器件可以相互影响@@，这意味着由一个器件引起的@@ PDN 上的@@干扰可以传播到@@所有其他器件@@。这可以用@@ Z 参数@@矩阵来量化@@，它也称为阻抗@@参数@@矩阵@@。从该矩阵可以全面了解@@@@ PDN 阻抗@@，以及流入@@@@ PDN 某部分的电流如何在@@其他部分产生纹波@@。3D 电磁场求解器@@可用于确定@@网@@络参数@@矩阵@@，并在@@开始原型设计之前评估电路@@板的电源@@完整性@@。

2. 努力降低@@ PDN 阻抗@@

一般来说@@，无论@@ PDN 的拓扑结构@@@@如何@@，我们都应该努力在@@所需带宽内将@@@@ PDN 阻抗@@降至最低@@。把@@ PDN 阻抗@@降到@@零是不可能的@@，但如果能把@@@@ PDN 阻抗@@降到@@毫欧级别@@，达到@@@@ GHz 级频率@@，那么设计就会非常顺利@@。如果使用大量具有不同@@ ESL 值的去耦电容@@和@@相邻平面@@，将@@有助于降低@@ PDN 阻抗@@，从而使电源@@总线电压波动和@@输出信号的抖动保持在@@一个较低的水平@@。

在@@所有设计挑战中@@@@，目标阻抗@@@@只是电源@@完整性的一个方面@@。Cadence Sigrity X 软件可以帮助我们评估设计中@@的@@电源@@完整性@@，并提供了一整套时域和@@频域仿真功能@@，以确定@@目标阻抗@@@@是否需要降低@@。Sigrity X 提供了一系列可以用于@@ PDN 阻抗@@分析的仿真功能@@，在@@全面评估系统功能并确保电源@@完整性上助您一臂之力@@。

文章来源@@@@： Cadence楷登@@PCB及封装资源中@@心@@