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半导体后@@端工艺@@@@｜第@@四篇@@：了解不同类型的@@半导体封装@@@@@@（第@@二部分@@）

judy — Mon, 29 Jan 2024 02:39:24 +0000

在@@本系列第@@三篇@@文章中@@@@，我们介绍了传统@@封装@@和@@晶圆@@级@@@@（Wafer-Level）封装@@，本篇文章将@@继@@续介绍将@@多个@@封装@@和@@组件整合到单个产品@@中@@的@@封装@@@@技术@@@@。其中@@@@，我们将@@重点介绍封装@@堆叠@@技术@@和@@系统级封装@@@@@@（SiP）技术@@，这两项技术@@都有助减小封装@@体积@@，提高封装@@工艺@@效率@@。

1. 堆叠封装@@@@ (Stacked Packages)

想象一下@@，在@@一个由@@多栋低层@@楼房组成@@的@@住宅综合体内@@，若要容纳数千名居民@@，则需要占据非常大的@@面积才能满足需求@@。然而@@@@，一栋摩天大楼就@@能容纳同样@@数量的@@居民@@。这个例子清楚地说明了堆叠封装@@@@具备的@@一大优势@@。相对@@于将@@多个@@封装@@水平分布在@@较大面积的@@产品@@@@，由@@堆叠封装@@@@@@（Stacked Package）组成@@的@@产品@@可以@@在@@减小体积的@@同时@@进一步提高性能@@@@。除了作为@@一种重要封装@@技术@@@@，堆叠封装@@@@还是@@产品@@开发@@过程中@@采用@@的@@一种基本方法@@。

过去@@，产品@@往往在@@一个封装@@体内只封装@@一个芯片@@@@@@，但@@现在@@可以@@开发@@涵盖多种不同功能的@@多芯片@@封装@@或@@将@@多个@@存储器@@芯片@@集成到容量更大的@@单个封装@@中@@@@。此外@@，系统级封装@@@@可将@@多个@@系统组件整合在@@单个封装@@体内@@。这些@@技术@@的@@@@问世使@@半导体公司@@能够在@@打造高附加值@@产品@@的@@同时@@@@，满足多样化的@@市场@@需求@@。

图@@1：堆叠封装@@@@方法的@@分类@@（ⓒ HANOL出版社@@）

如@@图@@@@1所示@@，基于@@不同的@@开发@@技术@@@@，堆叠封装@@@@可分为三大类@@：1）通过垂直堆叠封装@@@@体而@@形成的@@封装@@@@堆叠@@@@；2）使@@用@@引线键合技术@@将@@@@不同芯片@@堆叠@@在@@单个封装@@体内的@@芯片@@叠层@@封装@@@@；及@@3）使@@用@@硅通孔@@@@（TSV）¹技术@@替代@@传统@@引线键合技术@@实现内部电气互连@@的@@芯片@@叠层@@封装@@技术@@@@。每种堆叠封装@@@@技术@@都具有不同的@@特点@@、优势和@@局限性@@，这将@@决定它们在@@未来@@的@@应用@@@@。

¹ 硅通孔@@（TSV，Through Silicon Via）：一种可完全穿过硅裸片@@或@@晶圆@@实现硅片堆叠的@@垂直互连@@通道@@。

封装@@堆叠@@（Package Stacks）

封装@@堆叠@@通过垂直堆叠封装@@@@体来实现@@。因此@@，其优缺点与@@芯片@@叠层@@封装@@正好相反@@@@。封装@@堆叠@@方法将@@完成测试的@@封装@@@@体相堆叠@@，在@@某个封装@@体测试不合格时@@，可轻松地将@@其替换为功能正常的@@封装@@@@体@@。因而@@@@，其测试良率相比@@芯片@@叠层@@封装@@更高@@。然而@@@@，封装@@堆叠@@尺寸较大且信号路径较长@@，这导致其电气特性可能要劣于芯片@@叠层@@封装@@@@。

最常见的@@一种封装@@堆叠@@技术@@便是@@叠层@@封装@@@@（PoP），它被广泛应用@@于移动@@设备中@@@@。对@@于针对@@移动@@设备的@@叠层@@封装@@@@，用于@@上下层@@封装@@的@@芯片@@类型和@@功能可能不同@@，同时@@可能来自@@不同芯片@@制造商@@。

通常@@，上层@@封装@@体主要包括@@由@@半导体存储器@@公司@@生产的@@存储器@@芯片@@@@，而@@下层@@封装@@体则包含带有移动@@处理器@@的@@芯片@@@@，这些@@芯片@@由@@无晶圆@@厂的@@设计公司@@设计@@，并由@@晶圆@@代@@工厂及@@外包半导体组装和@@测试@@（OSAT）设施生产@@。由@@于@@封装@@体由@@不同厂家生产@@，因此@@在@@堆叠前需进行质量检测@@。即@@使@@@@在@@堆叠后@@出现缺陷@@，只需将@@有缺陷的@@封装@@@@体替换成新的@@封装@@@@体即@@可@@。因此@@封装@@堆叠@@在@@商业层@@面具有更大益处@@。

芯片@@堆叠@@（Chip Stacks）- 引线键合芯片@@叠层@@封装@@@@ (Chip Stacks With Wire Bonding）

将@@多个@@芯片@@@@封装@@在@@同一个封装@@体内时@@，既可以@@将@@芯片@@垂直堆叠@@@@，也可以@@将@@芯片@@水平连接至@@电路板@@@@。考虑到@@水平布局可能导致封装@@尺寸过大@@，因而@@@@垂直堆叠成为@@了首选方法@@。相比@@封装@@堆叠@@@@，芯片@@堆叠@@封装@@尺寸更小@@，且电信号传输@@路径相对@@更短@@，因而@@@@电气特性更优@@。然而@@@@，若在@@测试中@@发现某个芯片@@@@存在@@缺陷@@，则整个封装@@体就@@会报废@@。鉴于此@@，芯片@@堆叠@@封装@@的@@测试良率较低@@。

在@@芯片@@堆叠@@封装@@中@@@@，要想提高存储器@@容量@@，就@@需要在@@单一封装@@中@@堆叠更多的@@芯片@@@@。因而@@@@，可将@@多个@@芯片@@@@集成在@@同一封装@@体内的@@技术@@应运而@@生@@。但@@与@@此同时@@@@@@，人们不希望封装@@厚度随着@@堆叠芯片@@数量的@@增加而@@变厚@@，因此@@致力于开发@@能够限制封装@@厚度的@@技术@@@@。要做到这一点@@，就@@需要减少芯片@@和@@基板@@（Substrate）等可能影响封装@@厚度的@@所有组件的@@厚度@@@@，同时@@缩小最上层@@芯片@@和@@封装@@上表面之间的@@间隙@@。这给封装@@工艺@@带来了诸多挑战@@，因为芯片@@越薄越易于损坏@@。因此@@，目前@@的@@封装@@@@工艺@@正致力于克服这些@@挑战@@。

硅通孔@@（TSV）- 硅通孔@@芯片@@叠层@@封装@@@@（Chip Stacks With TSV）

硅通孔@@是@@一种@@通过在@@硅片上钻孔来容纳电极的@@芯片@@堆叠@@技术@@@@。相比@@采用@@传统@@引线方法实现芯片@@与@@芯片@@@@（Chip-to-Chip）互连@@或@@芯片@@与@@基板@@（Chip-to-Substrate）互连@@，硅通孔@@通过在@@芯片@@上@@钻孔并填充金属等导电材料@@来实现芯片@@垂直互连@@@@。尽管使@@用@@硅通孔@@@@进行堆叠时使@@用@@了芯片@@级工艺@@@@，但@@却采用@@晶圆@@级工艺@@在@@@@芯片@@正面和@@背面形成硅通孔@@和@@焊接凸点@@@@（Solder Bump）。由@@此@@，硅通孔@@被归类为晶圆@@级封装@@@@技术@@@@。

图@@2：使@@用@@硅通孔@@@@技术@@@@的@@芯片@@剖面图@@@@（ⓒ HANOL出版社@@）

硅通孔@@封装@@的@@主要优势在@@于性能优越且封装@@尺寸较小@@。如@@图@@@@2所示@@，使@@用@@引线键合的@@芯片@@堆叠@@封装@@利用引线连接至@@各个堆叠芯片@@的@@@@侧面@@。由@@于@@堆叠芯片@@以@@及@@@@连接引脚@@@@（Pin）的@@数量增加@@，引线变得更加复杂@@，而@@且@@也需要更多空间来容纳这些@@引线@@。相比@@之下@@，硅通孔@@芯片@@堆叠@@则不需要复杂的@@布线@@，因而@@@@封装@@尺寸更小@@。

正如@@上一篇文章所介绍@@，倒片@@封装@@@@（Flip Chip）具有良好的@@电气特性@@，原因有以@@下几点@@：其更易在@@理想位@@置形成输入@@/输出@@（I/O）引脚@@；引脚@@数量增加@@；电信号传输@@路径较短@@。基于@@同样@@的@@原因@@，硅通孔@@封装@@也具有良好的@@电气特性@@@@。当@@从@@一个芯片@@@@向其下方的@@芯片@@发送@@电信号时@@，硅通孔@@封装@@使@@得信号能够直接向下传输@@@@。相反@@，如@@果使@@用@@引线键合封装@@@@，则信号会先向下传输@@至@@基板@@，随后@@再向上传输@@至@@芯片@@@@，因而@@@@信号传输@@路径要长得多@@。如@@图@@@@2所示@@的@@引线芯片@@堆叠@@@@，芯片@@中@@心无法进行引线连接@@。相反@@，硅通孔@@封装@@可在@@芯片@@中@@心钻孔@@，形成电极@@，并与@@其他芯片@@连接@@。与@@引线连接不同@@，硅通孔@@封装@@可大幅增加引脚@@数量@@。

高宽带存储器@@@@（HBM）采用@@一种全新的@@@@DRAM架构@@，这种架构@@借助@@硅通孔@@技术@@@@来增加引脚@@数量@@。通常@@，在@@DRAM规范中@@@@，“X4”表示@@有四个引脚@@用于@@发送@@信息@@@@，或@@可以@@同时@@从@@@@DRAM发送@@4位@@（bit）信息@@。相应地@@，X8表示@@8位@@，X16表示@@16位@@，以@@此类推@@。增加引脚@@数量有利于同时@@发送@@更多信息@@@@。然而@@@@，由@@于@@自身局限性@@，引线芯片@@堆叠@@最多只能达到@@X32，而@@硅通孔@@堆叠则没有这方面的@@局限性@@，使@@HBM可达到@@x1024。

目前@@，将@@硅通孔@@封装@@用于@@@@DRAM的@@量产@@存储器@@产品@@@@，包括@@HBM和@@3D堆叠存储器@@@@（3DS）。前者用于@@图@@形@@@@、网@@络和@@高性能@@计算@@@@@@（HPC）应用@@，而@@后@@者则主要用作@@DRAM存储器@@模块@@。

图@@3：使@@用@@HBM的@@2.5D封装@@（ⓒ HANOL出版社@@）

HBM并非一种全封装@@产品@@@@@@，而@@是@@一种@@半封装@@产品@@@@@@。当@@HBM产品@@被送到系统半导体制造商那里时@@，系统半导体制造商会使@@用@@中@@介层@@@@@@2构建一个@@2.5D封装@@3，将@@HBM与@@逻辑芯片@@@@并排排列@@，如@@图@@@@3所示@@。由@@于@@2.5D封装@@中@@的@@基板无法提供用于@@支持@@HBM和@@逻辑芯片@@@@@@的@@所有输入@@/输出@@引脚@@的@@焊盘@@@@（Pads），因此@@需要使@@用@@中@@介层@@@@来形成焊盘@@和@@金属布线@@，从@@而@@容纳@@HBM和@@逻辑芯片@@@@@@。然后@@@@，再将@@这些@@中@@介层@@@@与@@基板连接@@。这些@@2.5D封装@@被认为是@@一种@@系统级封装@@@@@@。

同样@@采用@@硅通孔@@封装@@的@@产品@@还有@@3DS DRAM，这是@@一种@@在@@@@PCB板上@@安装球栅阵列@@封装@@@@@@（BGA）4的@@内存@@模块@@。尽管服务@@器@@中@@的@@@@DRAM存储器@@模块@@需要高速传输@@和@@大容量存储@@，但@@使@@用@@引线键合的@@芯片@@堆叠@@封装@@因其速度局限性而@@无法满足这些@@要求@@。鉴于此@@，服务@@器@@等高端系统往往使@@用@@由@@硅通孔@@芯片@@堆叠@@封装@@构成的@@模块@@。

²中@@介层@@@@（Interposer）：用于@@2.5D配置中@@的@@裸片@@之间又宽又快的@@电信号管道@@。

³ 2.5D封装@@（2.5D package）：2.5D和@@3D封装@@在@@每个封装@@中@@包含多个集成电路@@。在@@2.5D结构@@中@@@@，两个或@@多个有源半导体芯片@@@@（Active Semiconductor Chips）并排排列在@@硅中@@介层@@@@上@@。在@@3D结构@@中@@@@，有源芯片@@通过裸片@@垂直堆叠的@@方式集成在@@一起@@。

⁴ 球栅阵列@@封装@@@@（BGA）：一种表面贴装芯片@@封装@@@@，使@@用@@锡球作为@@其连接器@@。

2. 系统级封装@@@@（SiP）

由@@HBM和@@逻辑芯片@@@@@@构成的@@封装@@@@属于系统级封装@@@@@@。顾名思义@@，系统级封装@@@@是@@指在@@单个封装@@体中@@集成一个系统@@。然而@@@@，完整的@@系统还需包括@@传感器@@、模拟数字@@（A/D）转换器@@、逻辑芯片@@@@、存储芯片@@@@、电池和@@天线等组件@@，但@@就@@目前@@的@@技术@@发展水平而@@言@@，还无法将@@所有这些@@系统组件集成到单个封装@@体内@@。因此@@，研究人员正致力于不断开发@@针对@@这一领域的@@封装@@@@技术@@@@，而@@当@@前的@@系统级封装@@@@是@@指在@@单个封装@@体内集成部分系统组件@@。例如@@@@，使@@用@@HBM的@@封装@@@@将@@@@HBM和@@逻辑芯片@@@@@@集成到单个封装@@体内@@，形成一个系统级封装@@@@@@。

不同于系统级封装@@@@@@，系统级芯片@@@@（SoC）在@@芯片@@级实现系统功能@@。换言之@@，在@@同一个芯片@@@@上实现多个系统功能@@。例如@@@@，目前@@大多数处理器@@都在@@芯片@@内集成了静态@@RAM（SRAM）存储器@@，可同时@@在@@单个芯片@@@@上实现处理器@@的@@逻辑功能和@@@@SRAM的@@存储功能@@。因此@@，这些@@处理器@@被归类为系统级芯片@@@@@@。

系统级芯片@@@@需要将@@多种功能组合到单个芯片@@@@中@@@@，因此@@开发@@流程复杂而@@漫长@@。此外@@，如@@要对@@已开发@@出来的@@系统级芯片@@@@中@@单个@@188足彩外围@@@@app 的@@功能进行升级@@，则需从@@头开始对@@它们进行设计和@@开发@@@@。而@@系统级封装@@@@开发@@起来则更容易也更快@@，这是@@由@@于@@系统级封装@@@@是@@通过将@@已开发@@的@@多个芯片@@@@和@@器件整合在@@单个封装@@体内来实现@@。由@@于@@芯片@@本身是@@单独开发@@和@@制造@@，即@@使@@@@器件的@@结构@@完全不同@@，也很容易将@@它们集成到单个封装@@体内@@。同时@@，如@@果只需对@@功能的@@一个方面进行升级@@，则无需从@@头开发@@封装@@就@@可在@@芯片@@内集成新开发@@的@@器件@@。然而@@@@，如@@果产品@@将@@被长期大量使@@用@@@@，则相比@@系统级封装@@@@而@@言@@，将@@其开发@@为系统级芯片@@@@将@@更高效@@，因为系统级封装@@@@需要制造的@@材料@@更多@@，这会增加封装@@体积@@，只有这样才能将@@多个@@芯片@@@@整合到单个封装@@体内@@。

尽管系统级芯片@@@@和@@系统级封装@@@@之间存在@@各种差异@@，但@@两者并不是@@非此即@@彼的@@关系@@。事实上@@，可以@@将@@两者结合起来@@，以@@产生协同效应@@。完成系统级芯片@@@@开发@@后@@@@，可将@@其与@@其他功能芯片@@封装@@到单个封装@@体内@@，然后@@@@作为@@增强@@型系统级封装@@@@来实现@@。

图@@4：使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@@@和@@系统级封装@@@@的@@信号传输@@路径长度比较@@（ⓒ HANOL出版社@@）

在@@对@@系统级封装@@@@和@@系统级芯片@@@@的@@性能进行比较时@@，人们原本以@@为系统级芯片@@@@在@@单个芯片@@@@上实现@@，因而@@@@其电气特性会更优异@@。然而@@@@，随着@@芯片@@堆叠@@技术@@@@（如@@硅通孔@@技术@@@@@@）的@@发展@@，系统级封装@@@@的@@电气特性与@@系统级芯片@@@@旗鼓相当@@@@。图@@4对@@使@@用@@硅通孔@@@@堆叠的@@系统级芯片@@@@和@@系统级封装@@@@的@@信号传输@@路径进行了比较@@。当@@信号从@@系统级芯片@@@@的@@一端传输@@到对@@角的@@另一端时@@，将@@系统级芯片@@@@分为@@9个部分并使@@用@@硅通孔@@@@技术@@@@进行堆叠时@@，传输@@路径会短得多@@。

图@@5：芯粒概念图@@@@

除了使@@用@@硅通孔@@@@堆叠的@@系统级封装@@@@因具备各种优势而@@成为@@焦点之外@@，近年@@来@@一种称为芯粒@@（Chiplets）的@@技术@@也受到了广泛关注@@。如@@图@@@@5所示@@，这种技术@@按@@照功能对@@现有@@逻辑芯片@@@@进行拆分@@，并通过硅通孔@@技术@@@@@@对@@它们进行连接@@。与@@单块芯片@@相比@@@@，芯粒拥有@@三大优势@@。

首先@@，芯粒的@@良率较单块芯片@@有所提高@@。当@@晶圆@@@@（Wafer）上芯片@@的@@@@尺寸较大时@@，则晶圆@@良率就@@会受到限制@@，而@@缩小芯片@@尺寸可提高晶圆@@良率@@，从@@而@@降低制造成本@@。例如@@@@，将@@一个直径为@@300毫米的@@晶圆@@切割为@@100或@@1000个芯片@@@@（裸片@@）。如@@果在@@晶圆@@加工过程中@@@@，由@@于@@晶圆@@正面平均分布着五种杂质而@@导致五个芯片@@@@出现缺陷@@，则切割为@@100个芯片@@@@的@@@@产品@@良率为@@95%，而@@切割为@@1000个芯片@@@@的@@@@产品@@良率则为@@99.5%。因此@@，包含裸片@@数量越多或@@芯片@@尺寸越小的@@产品@@@@，其良率越高@@。鉴于此@@，按@@照功能对@@芯片@@进行拆分@@，并将@@其作为@@系统级封装@@@@而@@非系统级芯片@@@@中@@的@@单个芯片@@@@@@，有助于提高成本效益@@。

第@@二个优势是@@开发@@流程得到简化@@。对@@于单个芯片@@@@而@@言@@，如@@需升级芯片@@功能或@@采用@@最新技术@@@@@@，则需重新开发@@整个芯片@@@@@@。然而@@@@，如@@果对@@芯片@@进行分割@@，则只需对@@具有相关功能的@@芯片@@进行升级或@@使@@用@@最新技术@@@@对@@其进行开发@@即@@可@@，因而@@@@可缩短开发@@周期@@，提高工艺@@效率@@。例如@@@@，可以@@针对@@一些分割芯片@@采用@@现有@@的@@@@20纳米@@（nm）技术@@，同时@@针对@@其他芯片@@采用@@最新的@@@@10纳米@@以@@下技术@@@@，以@@此提高开发@@效率@@。

第@@三个优势是@@可促进技术@@开发@@集中@@化@@。由@@于@@芯片@@按@@照功能进行划分@@，因而@@@@无需针对@@每个功能来开发@@相应的@@芯片@@@@。只需开发@@用于@@核心技术@@的@@@@芯片@@@@，而@@其他芯片@@则可以@@通过购买或@@外包获取@@，这样企业@@就@@可以@@专注于开发@@自己的@@核心技术@@@@。

鉴于这些@@优点@@，主要半导体厂商正在@@引入基于@@芯粒技术@@的@@@@半导体产品@@或@@将@@其纳入自身的@@发展@@路线图@@@@。

在@@上一篇文章中@@@@，我们介绍了各种传统@@封装@@和@@晶圆@@级@@封装@@技术@@@@，而@@本篇文章则对@@更多封装@@技术@@及@@其不同特点进行了综述@@。目前@@，堆叠封装@@@@和@@系统级封装@@@@技术@@已取得长足发展@@，半导体研究人员将@@继@@续致力于提高这些@@高质量技术@@的@@@@能力@@，在@@提高其功能的@@同时@@@@，尽量缩小其占用的@@空间@@。通过生产兼具尺寸@@、功能和@@性能优势的@@封装@@@@产品@@@@@@，封装@@工艺@@的@@效率有望得到进一步提升@@。

本文转载自@@：SK海力士@@

半导体后@@端工艺@@@@｜第@@三篇@@：了解不同类型的@@半导体封装@@@@@@

judy — Mon, 18 Dec 2023 06:47:54 +0000

在@@本系列第@@二篇文章中@@@@，我们主要了解到半导体封装@@@@的@@作用@@。这些@@封装@@的@@形状和@@尺寸各异@@，保护和@@连接脆弱集成电路的@@方法也各不相同@@。在@@这篇文章中@@@@，我们将@@带您了解半导体封装@@@@的@@不同分类@@，包括@@制造半导体封装@@@@所用材料@@的@@类型@@、半导体封装@@@@的@@独特制造工艺@@@@，以@@及@@@@半导体封装@@@@的@@应用@@案例@@。

半导体封装@@@@的@@分类@@

图@@1为您呈现了半导体封装@@@@方法的@@不同分类@@，大致可以@@分为两种@@：传统@@封装@@和@@晶圆@@级@@（Wafer-Level）封装@@。传统@@封装@@首先@@将@@晶圆@@切割成芯片@@@@，然后@@@@对@@芯片@@进行封装@@@@；而@@晶圆@@级封装@@@@则是@@先在@@晶圆@@上进行部分或@@全部封装@@@@，之后@@再将@@其切割成单件@@。

图@@1：半导体封装@@@@方法的@@分类@@（ⓒ HANOL出版社@@）

根据封装@@材料@@的@@不同@@，传统@@封装@@方法可进一步细分为陶瓷封装@@@@和@@塑料封装@@@@@@。根据封装@@媒介的@@不同@@，塑料封装@@@@又可进一步分为引线框架@@封装@@@@（Leadframe）或@@基板封装@@@@@@（Substrate）。

晶圆@@级封装@@@@方法可进一步细分为四种不同类型@@：1）晶圆@@级芯片@@封装@@@@（WLCSP），可直接在@@晶圆@@顶部形成导线和@@锡球@@（Solder Balls），无需基板@@；2）重新分配层@@@@（RDL），使@@用@@晶圆@@级工艺@@重新排列芯片@@上的@@焊盘@@位@@置@@1，焊盘@@与@@外部采取电气连接方式@@；3）倒片@@（Flip Chip）封装@@，在@@晶圆@@上形成焊接凸点@@@@2进而@@完成封装@@工艺@@@@；4）硅通孔@@（TSV）封装@@，通过硅通孔@@技术@@@@@@，在@@堆叠芯片@@内部实现内部连接@@。

晶圆@@级芯片@@封装@@@@分为扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP。扇@@入型@@WLCSP工艺@@将@@导线和@@锡球固定在@@晶圆@@顶部@@，而@@扇@@出型@@@@WLCSP则将@@芯片@@重新排列为模塑@@@@3晶圆@@。这样做是@@为了通过晶圆@@级工艺@@形成布线层@@@@，并将@@锡球固定在@@比芯片@@尺寸更大的@@封装@@@@上@@。

1焊盘@@ （Pad）：一种以@@电气方式连接至@@其他媒介的@@通道@@。在@@芯片@@上@@，焊盘@@通过导线或@@倒片@@凸点与@@外部实现电气连接@@；在@@基板上@@@@，焊盘@@用于@@芯片@@之间的@@连接@@。
2焊接凸点@@ （Solder bump）：一种通过倒片@@键合将@@芯片@@连接到基板的@@导电凸点@@。它还可以@@将@@球栅阵列@@@@（BGA）或@@芯片@@尺寸封装@@@@（CSP）连接至@@电路板@@。
3模塑@@ （Molding）：使@@用@@环氧树脂模塑@@料@@@@（EMC）密封引线键合结构@@或@@倒装芯片@@键合结构@@半导体产品@@的@@过程@@。

1. 传统@@（ Conventional ）封装@@

塑料封装@@@@：引线框架@@

图@@2：引线框架@@封装@@方法的@@分类@@（ⓒ HANOL出版社@@）

在@@塑料封装@@@@方法中@@@@，芯片@@被环氧树脂模塑@@料@@@@（EMC）4等塑料材料@@覆盖@@。引线框架@@封装@@是@@一种@@塑料封装@@@@方法@@，采用@@一种被称为引线框架@@的@@金属引线作为@@基板@@。引线框架@@采用@@刻蚀工艺@@在@@@@薄金属板上@@形成布线@@。

4环氧树脂模塑@@料@@（EMC）：一种热固性塑料@@，具有优异的@@机械@@、电绝缘和@@耐温特性@@。环氧树脂模塑@@料@@是@@一种@@分子量相对@@较低的@@树脂@@，能够在@@固化剂或@@催化剂的@@作用下进行三维固化@@。

图@@2呈现了引线框架@@封装@@方法的@@各种分类@@。20世纪@@70年@@代@@@@，人们通常@@采用@@双列直插式封装@@@@（DIP）或@@锯齿型单列式封装@@@@（ZIP）等通孔型技术@@@@，即@@，将@@引线插入到印刷电路板@@（PCB）的@@安装孔中@@@@。后@@来@@，随着@@引脚@@@@（Pin）数量的@@不断增加@@，以@@及@@@@PCB设计的@@日@@趋复杂@@，引线插孔技术@@的@@@@局限性也日@@益凸显@@。在@@此背景下@@，薄型小尺寸封装@@@@（TSOP）、四方扁平封装@@@@（QFP）和@@J形引线小外形封装@@@@（SOJ）等表面贴装型技术@@陆续问世@@。对@@于需要大量输入@@/输出@@（I/O）引脚@@（如@@逻辑芯片@@@@@@）的@@产品@@而@@言@@，可采用@@四方扁平封装@@@@@@（QFP）等封装@@技术@@@@，将@@引线固定在@@四个边上@@。为了满足系统环境@@对@@薄型化封装@@的@@需求@@，薄型四方扁平封装@@@@@@（TQFP）和@@薄型小尺寸封装@@@@也应运而@@生@@。

随着@@半导体产品@@向更高速度迈进@@，支持多层@@布线的@@基板封装@@@@方法成为@@主流封装@@技术@@@@。但@@是@@@@，TSOP封装@@等引线框架@@封装@@方法因其制造成本较低@@，仍然得到广泛使@@用@@@@。引线框架@@通过在@@金属板上@@冲压或@@刻蚀布线形状制成@@，而@@基板的@@制造工艺@@则相对@@复杂@@，因此@@，引线框架@@的@@制造成本比基板的@@制造成本更低@@。综上@@，在@@生产不追求高速电气特性的@@半导体产品@@时@@，引线框架@@封装@@方法仍然是@@一种@@理想选择@@。

塑料封装@@@@：基板封装@@@@

顾名思义@@，基板封装@@@@方法使@@用@@基板作为@@媒介@@。由@@于@@基板使@@用@@多层@@薄膜制成@@，因而@@@@基板封装@@@@有时也被称为压层@@式封装@@@@。不同于引线框架@@封装@@只有一个金属布线层@@@@（因为引线框架@@这种金属板无法形成两个以@@上@@金属层@@@@），基板封装@@@@可以@@形成若干布线层@@@@，因此@@电气特性更加优越且封装@@尺寸更小@@。引线框架@@封装@@和@@基板封装@@@@的@@另一个主要区别是@@布线连接工艺@@@@。连接芯片@@和@@系统的@@布线必须分别在@@引线框架@@和@@基板上@@实现@@。当@@需要交叉布线时@@，基板封装@@@@可将@@导线交叉部署至@@另一个金属层@@@@；引线框架@@封装@@由@@于@@只有一个金属层@@@@，因而@@@@无法进行交叉布线@@。

如@@图@@@@3所示@@，基板封装@@@@可以@@将@@锡球全部排列在@@一个面作为@@引脚@@@@，由@@此@@获得大量引脚@@@@。相比@@之下@@，引线框架@@封装@@采用@@引线作为@@引脚@@@@，而@@引线只能在@@一侧的@@边缘形成@@。这样的@@部署也改善了基板封装@@@@的@@电气特性@@。在@@封装@@尺寸方面@@，引线框架@@封装@@由@@主框架和@@侧面引线所占空间构成@@，因而@@@@尺寸通常@@较大@@。而@@基板封装@@@@的@@引脚@@位@@于封装@@底部@@，可有效节省空间@@，因而@@@@尺寸通常@@较小@@。

图@@3：球栅阵列@@（BGA）和@@平面网@@格阵列@@@@（LGA）封装@@对@@比@@（ⓒ HANOL出版社@@）

鉴于上述优势@@，如@@今大多数半导体封装@@@@都采用@@基板封装@@@@@@。最常见的@@基板封装@@@@类型是@@球栅网@@格阵列@@（BGA）封装@@。但@@近年@@来@@@@，平面网@@格阵列@@（LGA）封装@@日@@益盛行@@，这种封装@@方法采用@@由@@扁平触点构成的@@网@@格平面结构@@替代@@锡球@@。

陶瓷封装@@@@

陶瓷封装@@@@采用@@陶瓷体@@，具有良好的@@散热性和@@可靠性@@。然而@@@@，由@@于@@陶瓷制造工艺@@成本高昂@@，导致这种封装@@类型的@@总制造成本也相对@@较高@@。因此@@，陶瓷封装@@@@主要用于@@对@@可靠性有着极高要求的@@逻辑半导体@@@@，以@@及@@@@用于@@验证@@CMOS图@@像传感器@@（CIS）的@@封装@@@@。

2. 晶圆@@级封装@@@@

扇@@入型@@ (Fan-In) WLCSP (Wafer Level Chip Scale Package)

晶圆@@级芯片@@封装@@@@的@@大多数制造过程都是@@在@@晶圆@@上完成的@@@@，是@@晶圆@@级封装@@@@的@@典型代@@表@@。然而@@@@，从@@广义上讲@@，晶圆@@级封装@@@@还包括@@在@@@@晶圆@@上完成部分工艺@@的@@封装@@@@@@，例如@@@@，使@@用@@重新分配层@@@@@@、倒片@@技术@@和@@硅通孔@@技术@@@@的@@封装@@@@@@。在@@扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP中@@，“扇@@”是@@指芯片@@尺寸@@。扇@@入型@@WLCSP的@@封装@@@@布线@@、绝缘层@@和@@锡球直接位@@于晶圆@@顶部@@。与@@传统@@@@封装@@方法相比@@@@，扇@@入型@@WLCSP既有优点@@，也有缺点@@。

在@@扇@@入型@@@@WLCSP中@@，封装@@尺寸与@@芯片@@尺寸相同@@，都可以@@将@@尺寸缩至@@最小@@。此外@@，扇@@入型@@WLCSP的@@锡球直接固定在@@芯片@@上@@@@，无需基板@@等媒介@@，电气传输@@路径相对@@较短@@，因而@@@@电气特性得到改善@@。而@@且@@，扇@@入型@@WLCSP无需基板@@和@@导线等封装@@材料@@@@，工艺@@成本较低@@。这种封装@@工艺@@在@@@@晶圆@@上一次性完成@@，因而@@@@在@@裸片@@@@（Net Die，晶圆@@上的@@芯片@@@@）数量多且生产效率高的@@情况下@@，可进一步节约成本@@。

扇@@入型@@WLCSP的@@缺点在@@于@@，因其采用@@硅@@（Si）芯片@@作为@@封装@@外壳@@，物理和@@化学防护性能较弱@@。正是@@由@@于@@这个原因@@@@，这些@@封装@@的@@热膨胀系数@@与@@其待固定的@@@@PCB基板的@@热膨胀系数@@@@5存在@@很大差异@@。受此影响@@，连接封装@@与@@@@PCB基板的@@锡球会承受更大的@@应力@@，进而@@削弱焊点可靠性@@@@6。

5热膨胀系数@@ （Coefficient of thermal expansion）：在@@压力恒定的@@情况下@@，物体的@@体积随着@@温度升高而@@增大的@@比率@@。膨胀或@@收缩的@@程度与@@温度的@@升高或@@降低呈线性关系@@。

6焊点可靠性@@ （Solder joint reliability）：通过焊接方式将@@封装@@与@@@@PCB连接时@@，确保焊点的@@质量足以@@在@@封装@@生命周期内完成预期的@@机械和@@电气连接目的@@@@。

存储器@@半导体采用@@新技术@@推出@@同一容量的@@芯片@@时@@，芯片@@尺寸会产生变化@@，扇@@入型@@WLCSP的@@另一个缺点就@@无法使@@用@@现有@@基础设施进行封装@@测试@@@@。此外@@，如@@果封装@@锡球的@@陈列尺寸大于芯片@@尺寸@@，封装@@将@@无法满足锡球的@@布局要求@@，也就@@无法进行封装@@@@。而@@且@@，如@@果晶圆@@上的@@芯片@@@@数量较少且生产良率较低@@，则扇@@入型@@@@WLCSP的@@封装@@@@成本要高于传统@@封装@@@@。

扇@@出型@@WLCSP

扇@@出型@@WLCSP既保留了扇@@入型@@@@WLCSP的@@优点@@，又克服了其缺点@@。图@@4显示了扇@@入型@@@@WLCSP和@@扇@@出型@@@@WLCSP的@@对@@比@@。

图@@4：扇@@入型@@WLCSP和@@扇@@出型@@@@WLCSP的@@对@@比@@（ⓒ HANOL出版社@@）

扇@@入型@@WLCSP的@@所有封装@@锡球都位@@于芯片@@表面@@，而@@扇@@出型@@@@WLCSP的@@封装@@@@锡球可以@@延伸至@@芯片@@以@@外@@。在@@扇@@入型@@@@WLCSP中@@，晶圆@@切割要等到封装@@工序完成后@@进行@@。因此@@，芯片@@尺寸必须与@@封装@@尺寸相同@@，且锡球必须位@@于芯片@@尺寸范围内@@。在@@扇@@出型@@@@WLCSP中@@，芯片@@先切割再封装@@@@，切割好的@@芯片@@排列在@@载体上@@，重塑成晶圆@@@@。在@@此过程中@@@@，芯片@@与@@芯片@@之间的@@空间将@@被填充环氧树脂模塑@@料@@@@，以@@形成晶圆@@@@。然后@@@@，这些@@晶圆@@将@@从@@载体中@@取出@@，进行晶圆@@级处理@@，并被切割成扇@@出型@@@@WLCSP单元@@。

除了具备扇@@入型@@@@WLCSP的@@良好电气特性外@@，扇@@出型@@WLCSP还克服了扇@@入型@@@@WLCSP的@@一些缺点@@。这其中@@@@包括@@@@：无法使@@用@@现有@@基础设施进行封装@@测试@@；封装@@锡球陈列尺寸大于芯片@@尺寸导致无法进行封装@@@@；以@@及@@@@因封装@@不良芯片@@导致加工成本增加等问题@@。得益于上述优势@@，扇@@出型@@WLCSP在@@近年@@来@@的@@应用@@范围越来越广泛@@。

重新分配层@@@@(ReDistribution Layer, RDL)

RDL技术@@指重新布线的@@行为@@。RDL技术@@旨在@@通过添加额外的@@金属层@@@@，对@@晶圆@@上已经形成的@@键合焊盘@@进行重新排列@@。图@@5显示了使@@用@@@@RDL技术@@将@@@@焊盘@@重新分配到边缘的@@中@@心焊盘@@芯片@@示意图@@和@@剖面图@@@@。RDL技术@@是@@一种@@晶圆@@级工艺@@@@，仅用于@@重新配置焊盘@@@@，经过@@RDL技术@@处理的@@晶圆@@需采用@@传统@@封装@@工艺@@完成封装@@@@。

图@@5：采用@@RDL技术@@的@@@@芯片@@与@@剖面图@@@@（ⓒ HANOL出版社@@）

如@@果客户想要以@@独特的@@方式排列晶圆@@上的@@焊盘@@@@，那么@@，相较于引入新的@@晶圆@@制造工艺@@@@，在@@封装@@过程中@@采用@@@@RDL技术@@重新排列现有@@晶圆@@上的@@焊盘@@更加高效@@。此外@@，RDL技术@@也可以@@用于@@中@@心焊盘@@芯片@@的@@@@芯片@@堆叠@@@@。

倒片@@封装@@@@(Flip Chip)

倒片@@封装@@@@技术@@因其将@@芯片@@上的@@凸点翻转并安装于基板等封装@@体上而@@得名@@。与@@传统@@@@引线键合一样@@，倒片@@封装@@@@技术@@是@@一种@@实现芯片@@与@@板@@（如@@基板@@）电气连接的@@互连@@技术@@@@。

然而@@@@，倒片@@封装@@@@技术@@凭借其优越的@@电气性能@@，已经在@@很大程度上取代@@了引线键合@@。这其中@@@@有两方面的@@原因@@：一是@@引线键合对@@于可进行电气连接的@@输入@@/输出@@（I/O）引脚@@的@@数量和@@位@@置有限制@@，而@@倒片@@封装@@@@不存在@@这方面@@的@@限制@@；二是@@倒片@@封装@@@@的@@电信号传输@@路径短于引线键合@@。

在@@引线键合方法中@@@@，金属焊盘@@在@@芯片@@表面采用@@一维方式排列@@，因此@@无法出现在@@芯片@@边缘或@@中@@心位@@置@@。而@@倒片@@键合方法在@@键合至@@基板或@@形成焊接凸点@@的@@过程中@@不存在@@任何工艺@@方面的@@限制@@。因此@@，在@@倒片@@封装@@@@方法中@@@@，金属焊盘@@可以@@采用@@二维方式全部排列在@@芯片@@的@@@@一个侧面@@，将@@金属焊盘@@的@@数量增加@@了@@2的@@次方@@。此外@@，用于@@形成凸点的@@焊盘@@可以@@布置在@@芯片@@顶部的@@任何位@@置@@。同时@@，用于@@供电的@@焊盘@@可以@@布置在@@靠近需要供电的@@区域@@，以@@进一步提升电气性能@@。如@@图@@@@6所示@@，在@@将@@信息@@从@@芯片@@导出至@@同一封装@@球时@@，倒片@@键合的@@信号路径要比引线键合短得多@@，电气性能也由@@此@@得到进一步改善@@。

图@@6：引线键合与@@倒片@@键合的@@信号传输@@路径对@@比@@（ⓒ HANOL出版社@@）

如@@前所述@@，WLCSP和@@倒片@@封装@@@@均可以@@在@@晶圆@@顶部形成锡球@@。尽管两种技术@@都可以@@直接安装在@@@@PCB板上@@，但@@两者之间在@@锡球大小方面却存在@@根本区别@@。

WLCSP封装@@中@@的@@锡球直径通常@@为几百微米@@@@（μm），而@@倒片@@封装@@@@技术@@形成的@@锡球直径仅为几十微米@@@@（μm）。由@@于@@尺寸较小@@，我们通常@@将@@倒片@@封装@@@@技术@@形成的@@锡球称为@@“焊接凸点@@”，而@@仅仅依靠这些@@凸点很难保障焊点可靠性@@@@。WLCSP封装@@技术@@形成的@@锡球能够处理基板和@@芯片@@之间热膨胀系数@@差异所产生的@@应力@@，但@@倒片@@封装@@@@技术@@形成的@@焊接凸点@@却无法做到这一点@@。因此@@，为了确保焊点可靠性@@@@，必须使@@用@@聚合物型底部填充材料@@填充倒片@@凸点之间的@@空间@@。底部填充材料@@可以@@分散凸点所承担的@@应力@@，由@@此@@确保焊点可靠性@@@@。

除了本篇所述的@@封装@@@@技术@@之外@@，还有许多不同的@@半导体封装@@@@类型@@。在@@下一篇文章中@@@@，我们将@@重点介绍堆叠封装@@@@和@@系统级封装@@@@@@，同时@@还将@@介绍引线键合和@@硅通孔@@等子类别@@。

本文转载自@@：SK海力士@@

SK海力士@@全面推进全球最高速率@@LPDDR5T DRAM商用化@@

judy — Mon, 13 Nov 2023 07:20:44 +0000

正式向全球智能手机@@制造商供应移动@@端@@16GB容量套装产品@@@@@@

LPDDR5T DRAM将@@与@@联发科技公司@@的@@@@天玑@@@@9300，共同应用@@于最新款智能手机@@@@

SK海力士@@将@@继@@续开发@@高性能@@@@DRAM，将@@端侧@@@@AI技术@@引入智能手机@@@@

2023年@@11月@@13日@@，SK海力士@@宣布@@，公司@@正式向客户供应@@LPDDR5T（Low Power Double Data Rate 5 Turbo）的@@16GB（千兆@@）容量套装产品@@@@@@，这是@@迄今为止最快的@@移动@@@@@@DRAM产品@@，可实现每秒@@@@@@9.6Gpbs（每秒@@@@9.6千兆@@）的@@传输@@速度@@。

自今年@@@@@@1月@@成功研发出@@LPDDR5T以@@来@@，SK海力士@@不断通过与@@全球各地的@@移动@@@@应用@@处理器@@@@（AP）制造商进行性能验证@@，以@@持续推进该@@产品@@的@@商业化进程@@。

SK海力士@@表示@@@@，LPDDR5T是@@目前@@为止可以@@实现最大幅度提升智能手机@@性能的@@最佳存储器@@产品@@@@，其速率达到了前所未有的@@高度@@。公司@@还强调将@@继@@续扩大这一产品@@的@@应用@@范围@@，进一步引领移动@@@@DRAM领域的@@更新迭代@@@@。

LPDDR5T的@@16 GB容量套装产品@@@@@@可在@@国际半导体标准@@化组织@@@@（JEDEC）规定的@@最低电压@@1.01至@@1. 12V（伏特@@）标准@@范围下运行@@@@。该@@产品@@的@@数据@@处理速度为每秒@@@@@@@@77GB，相当@@于每秒@@@@可传输@@@@15部全高清@@（Full-HD，FHD）电影@@。

公司@@最近@@正式向全球智能手机@@制造商@@vivo供应该@@产品@@@@。vivo也宣布其旗下最新款智能手机@@@@X100和@@X100 Pro都将@@配备@@SK海力士@@最新内存@@套装产品@@@@@@。

同时@@，该@@智能手机@@还将@@搭载联发科技的@@顶级@@AP平台@@--天玑@@9300。今年@@@@8月@@，SK海力士@@证实已完成与@@联发科技新一代@@移动@@@@AP的@@性能验证@@。

SK海力士@@DRAM营销担当@@副社长朴明秀表示@@@@：

随着@@人工智能@@技术@@的@@@@快速发展@@，智能手机@@逐渐成为@@搭载端侧@@@@AI技术@@的@@@@重要设备@@。市场@@对@@高性能@@@@、大容量的@@移动@@@@@@DRAM产品@@需求日@@益增长@@。

朴副社长还补充道@@：

凭借人工智能@@存储器@@领域的@@技术@@领先优势@@，公司@@将@@@@继@@续迎合市场@@需求@@，引领高端@@DRAM市场@@。

*LPDDR（低功耗@@双倍@@数据速率@@）：是@@一种@@用于@@智能手机@@和@@平板电脑等移动@@端产品@@的@@@@DRAM规格@@，以@@耗电量最小化为目的@@@@，具备低电压运行特征@@。LPDDR5X DRAM是@@第@@七代@@产品@@@@，该@@系列产品@@按@@@@1-2-3-4-4X-5的@@顺序开发@@@@@@而@@成@@。LPDDR5T是@@SK海力士@@于@@业内首次开发@@的@@产品@@@@，是@@第@@八代@@@@LPDDR6正式问世之前@@@@，将@@第@@七代@@@@LPDDR（5X）性能进一步升级的@@产品@@@@。

*移动@@AP：一种在@@如@@智能手机@@或@@平板电脑等移动@@设备中@@充当@@@@“大脑@@”的@@半导体芯片@@@@。它也是@@系统级芯片@@@@@@（SoC）中@@的@@中@@央处理@@188足彩外围@@@@app ，是@@集计算@@@@、图@@形@@、数字信号处理等一整套产品@@和@@@@系统于一身的@@单个芯片@@@@@@。

*端侧@@AI：无需通过物理上相互分离的@@服务@@器@@进行计算@@@@，便能在@@终端设备上实现@@AI功能的@@人工智能@@技术@@@@。由@@于@@智能设备能够自行收集和@@处理信息@@@@，AI功能的@@反应效果@@会更加迅捷@@，并提供更具定制性的@@@@AI服务@@。

SK海力士@@开发@@出全球最高规格@@@@HBM3E，向客户提供样品@@进行性能验证@@

judy — Tue, 22 Aug 2023 02:24:34 +0000

金博宝娱乐@@ 概要@@

实现牵引@@AI技术@@革新的@@最高性能@@@@，将@@于明年@@上半年@@投入量产@@@@

有望继@@@@HBM3后@@持续在@@用于@@@@AI的@@存储器@@市场@@保持独一无二的@@地位@@@@

“以@@业界最大规模的@@@@HBM量产@@经验为基础@@，扩大供应并加速业绩反弹@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）21日@@宣布@@，公司@@成功开发@@出面向@@AI的@@超高性能@@@@DRAM新产品@@@@HBM3E1，并开始向客户提供样品@@进行性能验证@@@@。

¹HBM（High Bandwidth Memory）：垂直连接多个@@DRAM，与@@DRAM相比@@显著提升数据处理速度的@@@@高附加值@@@@、高性能@@产品@@@@。HBM DRAM产品@@以@@@@HBM（第@@一代@@@@）、HBM2（第@@二代@@@@）、HBM2E（第@@三代@@@@）、HBM3（第@@四代@@@@）、HBM3E（第@@五代@@@@）的@@顺序开发@@@@@@。 HBM3E是@@HBM3的@@扩展@@（Extended）版本@@。

SK海力士@@强调@@：“公司@@以@@@@唯一量产@@@@HBM3的@@经验为基础@@，成功开发@@出全球最高性能@@的@@扩展@@版@@HBM3E。并凭借业界最大规模的@@@@HBM供应经验和@@量产@@成熟度@@，将@@从@@明年@@上半年@@开始投入@@HBM3E量产@@，以@@此夯实在@@面向@@AI的@@存储器@@市场@@中@@独一无二的@@地位@@@@。”

据公司@@透露@@， HBM3E不仅满足了用于@@@@AI的@@存储器@@必备的@@速度规格@@@@，也在@@发热控制和@@客户使@@用@@便利性等所有方面都达到了全球最高水平@@。

此次产品@@在@@速度方面@@，最高每秒@@@@可以@@处理@@1.15TB（太字节@@@@）的@@数据@@。其相当@@于在@@@@1秒@@内可处理@@230部全高清@@（Full-HD，FHD）级电影@@@@（5千兆@@字节@@@@，5GB）。

与@@此同时@@@@，SK海力士@@技术@@团队在@@该@@产品@@上@@采用@@了@@Advanced MR-MUF2最新技术@@@@，其散热性能与@@上一代@@相比@@提高@@10%。HBM3E还具备了向后@@兼容性@@@@@@（Backward compatibility）3，因此@@客户在@@基于@@@@HBM3组成@@的@@系统中@@@@，无需修改其设计或@@结构@@也可以@@直接采用@@新产品@@@@@@。

²MR-MUF：将@@半导体芯片@@堆叠@@后@@@@，为了保护芯片@@和@@芯片@@之间的@@电路@@，在@@其空间中@@注入液体形态的@@保护材料@@@@，并进行固化的@@封装@@@@工艺@@技术@@@@。与@@每堆叠一个芯片@@@@时@@铺上薄膜型材料@@的@@方式相较@@，工艺@@效率更高@@，散热方面也更加有效@@。

³向后@@兼容性@@@@（Backward compatibility）：指在@@配置为与@@旧版产品@@可兼容的@@@@IT/计算@@系统内@@，无需另行修改或@@变更即@@可直接使@@用@@新产品@@@@@@。例如@@@@，对@@CPU或@@GPU企业@@，如@@果半导体存储器@@新产品@@@@具有向后@@兼容性@@@@@@，则无需进行基于@@新产品@@@@的@@设计变更等@@，具有可直接使@@用@@现有@@@@CPU/GPU的@@优点@@。

英伟达@@Hyperscale和@@HPC部门副总裁伊恩@@·巴克@@（Ian Buck）表示@@：“英伟达@@为了最先进加速计算@@解决方案@@@@(Accelerated Computing Solutions)所应用@@的@@@@HBM，与@@SK海力士@@进行了长期的@@合作@@@@。为展示新一代@@@@AI计算@@，期待两家公司@@在@@@@@@HBM3E领域的@@持续合作@@@@。”

SK海力士@@DRAM商品企划担当@@副社长柳成洙表示@@@@：“公司@@通过@@HBM3E，在@@AI技术@@发展的@@同时@@备受瞩目的@@@@HBM市场@@中@@有效提升了产品@@阵容的@@完成度@@，并进一步夯实了市场@@主导权@@@@。今后@@随着@@高附加值@@产品@@@@HBM的@@供应比重持续加大@@，经营业绩反弹趋势也将@@随之加速@@。”

关于@@SK海力士@@
SK海力士@@总部位@@于韩国@@，是@@一家全球领先的@@半导体供应商@@，为全球客户提供@@DRAM（动态随机存取存储器@@@@），NAND Flash（NAND快闪存@@储器@@@@）和@@CIS（CMOS图@@像传感器@@）等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@，请点击公司@@网@@站@@www.skhynix.com， news.skhynix.com.cn。

SK海力士@@量产@@全球最大容量的@@@@24GB LPDDR5X DRAM

judy — Mon, 21 Aug 2023 07:10:21 +0000

金博宝娱乐@@ 概要@@

目前@@唯一量产@@@@24GB封装@@产品@@@@，并供应给全球智能手机@@制造商@@

采用@@HKMG工艺@@，同时@@实现超低功耗@@@@、高性能@@

“率先满足客户要求@@，引领高端@@DRAM市场@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）11日@@宣布@@，公司@@开始向客户提供应用@@于智能手机@@等移动@@产品@@的@@高性能@@@@DRAM（内存@@） LPDDR5X¹(Low Power Double Data Rate 5 eXtended)的@@24GB(千兆@@字节@@@@)封装@@产品@@@@。公司@@已于去年@@@@11月@@成功量产@@@@LPDDR5X，此次首次开发@@出将@@容量提升至@@@@24GB的@@移动@@@@DRAM封装@@，并开始供货@@。

¹ LPDDR：用于@@智能手机@@和@@平板电脑等移动@@产品@@的@@@@DRAM规格@@，为了功耗最小化具备着低电压动作的@@特性@@。规格@@名称附有@@LP(Low Power，低功耗@@)，最新规格@@为@@LPDDR第@@7代@@(5X)，按@@1-2-3-4-4X-5-5X顺序开发@@@@。SK海力士@@在@@@@第@@@@8代@@LPDDR6正式上市之前@@,于今年@@@@@@1月@@开发@@出了改进@@LPDDR5X性能的@@自命名产品@@@@“LPDDR5T”，正进行客户认证@@。

SK海力士@@强调@@：“公司@@将@@@@HKMG(High-K Metal Gate)²工艺@@引入@@LPDDR5X 24GB封装@@产品@@@@中@@@@，可同时@@体现业界最高水平的@@能效和@@性能@@。此次将@@目前@@唯一的@@@@24GB高容量@@封装@@产品@@@@添加到公司@@移动@@@@DRAM组合中@@@@，今后@@可以@@更广泛地应对@@客户的@@要求@@。”

² HKMG：在@@DRAM晶体管内的@@绝缘膜上采用@@高@@K栅电介质@@，在@@防止漏电的@@同时@@还可改善电容@@（Capacitance）的@@新一代@@工艺@@@@。不仅可以@@提高内存@@速度@@，还可降低功耗@@@@。SK海力士@@于@@去年@@@@11月@@在@@移动@@@@DRAM上全球首次采用@@了@@HKMG工艺@@，并成功量产@@@@LPDDR5X DRAM。

24GB LPDDR5X DRAM封装@@产品@@@@在@@国际半导体标准@@化组织@@@@（JEDEC）规定的@@最低电压@@标准@@范围@@1.01~1.12V（伏特@@）下运行@@。数据处理速度为每秒@@@@@@68GB，其相当@@于每秒@@@@可以@@传输@@@@13部全高清@@（Full-HD ，FHD）级电影@@@@。

SK海力士@@自上个月@@开始量产@@新产品@@@@@@，提供给智能手机@@制造商@@OPPO。OPPO将@@其搭载于最新旗舰@@（Flagship）智能手机@@“一加@@ Ace2Pro”产品@@上@@，并已在@@@@8月@@10日@@发布@@。

李杰@@OPPO营销事业部副总裁表示@@@@：“SK海力士@@能够适时供应@@24GB LPDDR5X DRAM产品@@，公司@@将@@@@在@@业界首次推出@@采用@@世界最高容量@@@@DRAM的@@智能手机@@@@，消费者不仅可以@@体验更长的@@续航时间@@，又能够体验更高效的@@多任务处理@@。”

IT专家展望@@，最新智能手机@@的@@性能正在@@快速提升@@，其作用正超越通讯工具@@，扩大为边缘设备@@@@³，在@@未来@@将@@会成为@@@@AI时代@@@@的@@@@必要设备@@。业界预测@@，要在@@智能手机@@上体现@@AI环境@@，提高核心零部件存储器@@半导体性能是@@必要因素@@，因此@@该@@领域的@@存储器@@市场@@也将@@持续扩大@@。

³ 边缘设备@@（Edge Device）：指在@@大数据移动@@的@@整体结构@@@@(云端@@/数据中@@心@@-互联网@@@@-网@@络设备@@-边缘设备@@)中@@，在@@接近普通用户的@@边缘@@（Edge）上使@@用@@的@@个人智能设备@@、汽车@@、物联网@@@@(IoT)等装置@@。

SK海力士@@DRAM营销担当@@副社长朴明秀表示@@@@：“随着@@IT产业全领域技术@@发展速度的@@@@加快@@，公司@@的@@@@LPDDR DRAM产品@@不仅适用于@@移动@@设备@@，也将@@扩展到个人电脑@@（PC）、服务@@器@@、高性能@@计算@@@@（HPC）和@@汽车@@@@（Automotive）等领域@@。公司@@今后@@也将@@率先供应客户要求的@@最高性能@@产品@@@@@@，以@@坚实的@@技术@@领导能力主导高端存储器@@市场@@@@。”

SK海力士@@宣布@@量产@@@@238层@@4D NAND闪存@@

judy — Thu, 08 Jun 2023 02:44:51 +0000

开始量产@@并同时@@与@@全球智能手机@@客户公司@@进行验证@@

以@@业界最高层@@@@、超小型产品@@@@，确保最高水平的@@成本和@@品质竞争力@@

"以@@NAND技术@@竞争力为基础@@，期待下半年@@业绩回升@@"

SK海力士@@（或@@‘公司@@'，https://www.skhynix.com）8日@@宣布@@，已开始量产@@@@238层@@4D NAND闪存@@，并正在@@与@@生产智能手机@@的@@海外客户公司@@进行产品@@验证@@。此前@@，公司@@于去年@@@@8月@@成功开发@@出世界最高@@238层@@NAND闪存@@。

SK海力士@@开始量产@@的@@世界最高@@238层@@4D NAND闪存@@和@@解决方案@@产品@@@@@@

SK海力士@@强调@@："公司@@以@@@@238层@@NAND闪存@@为基础@@，成功开发@@适用于@@智能手机@@和@@@@PC的@@客户端@@SSD（Client SSD）解决方案@@产品@@@@，并在@@@@5月@@已开始量产@@@@@@。公司@@在@@@@176层@@甚至@@在@@@@238层@@产品@@@@，都确保了成本@@、性能和@@品质方面的@@世界顶级竞争力@@，期待这些@@产品@@在@@下半年@@能够起到改善公司@@业绩的@@牵引作用@@。"

238层@@NAND闪存@@作为@@世界上最小体积的@@芯片@@@@，生产效率比上一代@@的@@@@176层@@提升了@@34%，成本竞争力得到了大幅改善@@。此产品@@的@@数据@@传输@@速度为每秒@@@@@@2.4Gb(千兆@@比特@@)，比上一代@@的@@速度快@@50%。并且也改善了约@@20%的@@读写性能@@，由@@此@@公司@@自信@@，可将@@为采用@@该@@产品@@的@@智能手机@@@@和@@@@PC客户提供更高的@@性能@@。

SK海力士@@计划在@@@@完成智能手机@@客户公司@@的@@@@验证后@@@@，首先@@向移动@@端产品@@供应@@238层@@NAND闪存@@，随后@@将@@其适用范围扩大到基于@@@@PCIe 5.0*的@@PC固态硬盘@@（SSD）和@@数据中@@心@@级高容量@@固态硬盘@@产品@@等@@。

*PCIe 5.0：PCIe（Peripheral Component Interconnect Express）是@@为高速输入@@、输出@@数据而@@开发@@的@@串行结构@@的@@接口规格@@@@。PCIe 5.0可提供@@PCIe 4.0的@@二倍@@带宽@@（32GT/s，千兆@@传输@@@@/秒@@）。

SK海力士@@238层@@NAND担当@@副社长金占寿表示@@@@："公司@@今后@@将@@继@@续突破@@NAND闪存@@技术@@局限@@，并加强竞争力@@，在@@即@@将@@到来的@@市场@@反弹周期迎来大转机@@。"

SK海力士@@推出@@首款@@12层@@堆叠@@HBM3 DRAM，已向客户提供样品@@@@

judy — Fri, 21 Apr 2023 06:40:15 +0000

成功开发@@目前@@最高容量@@@@24GB HBM3 DRAM产品@@，正进行客户验证@@

世界上首次垂直堆叠@@12个单品@@DRAM芯片@@，实现高容量@@@@、高性能@@

将@@在@@上半年@@内完成量产@@准备@@，“加强尖端@@DRAM市场@@主导权@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）20日@@宣布@@，再次超越了现有@@最高性能@@@@DRAM（内存@@）——HBM31的@@技术@@界限@@，全球首次实现垂直堆叠@@12个单品@@DRAM芯片@@，成功开发@@出最高容量@@@@24GB（Gigabyte，千兆@@字节@@@@）2的@@HBM3 DRAM新产品@@@@，并正在@@接受客户公司@@的@@@@性能验证@@@@。

1HBM(High Bandwidth Memory)：垂直连接多个@@DRAM，与@@DRAM相比@@显著提升数据处理速度的@@@@高附加值@@@@、高性能@@产品@@@@。HBM DRAM产品@@以@@@@HBM（第@@一代@@@@）、HBM2（第@@二代@@@@）、HBM2E（第@@三代@@@@）、HBM3（第@@四代@@@@）的@@顺序开发@@@@@@。

2现有@@HBM3 DRAM的@@最大容量是@@垂直堆叠@@8个单品@@DRAM芯片@@的@@@@16GB。

SK海力士@@强调@@“公司@@继@@去年@@@@6月@@全球首次量产@@@@HBM3 DRAM后@@，又成功开发@@出容量提升@@50%的@@24GB套装产品@@@@。”,“最近@@随着@@人工智能@@聊天机器人@@（AI Chatbot）产业的@@发展@@@@，高端存储器@@需求也随之增长@@，公司@@将@@@@从@@今年@@@@下半年@@起将@@其推向市场@@@@，以@@满足市场@@需求@@。”

公司@@技术@@团队在@@此次此新产品@@@@采用@@了先进@@（Advanced）MR-MUF3和@@TSV4技术@@。SK海力士@@表示@@@@，通过先进@@MR-MUF技术@@加强了工艺@@效率和@@产品@@性能的@@稳定性@@，又利用@@TSV技术@@将@@@@12个比现有@@芯片@@薄@@40%的@@单品@@DRAM芯片@@垂直堆叠@@，实现了与@@@@16GB产品@@相同的@@高度@@。

3MR-MUF：将@@半导体芯片@@堆叠@@后@@@@，为了保护芯片@@和@@芯片@@之间的@@电路@@，在@@其空间中@@注入液体形态的@@保护材料@@@@，并固化的@@封装@@@@工艺@@技术@@@@。与@@每堆叠一个芯片@@@@时@@，铺上薄膜型材料@@的@@方式对@@比工艺@@效率高@@，散热方面也更有效@@。

4TSV（Through Silicon Via，硅通孔@@技术@@@@）在@@DRAM芯片@@打上数千个细微的@@孔@@，并通过垂直贯通的@@电极连接上下芯片@@的@@@@先进封装@@@@（Advanced Packaging）技术@@。采用@@该@@技术@@的@@@@@@SK海力士@@HBM3 DRAM可每秒@@@@传输@@@@163部全高清@@（Full-HD）电影@@，最大速度可达@@819GB/s（每秒@@@@819千兆@@字节@@@@）。

SK海力士@@于@@2013年@@在@@世界上首次开发@@的@@@@HBM DRAM是@@实现需要高性能@@计算@@@@的@@生成式@@AI所必要的@@存储器@@半导体产品@@@@，因此@@在@@受到业界的@@高度关注@@。

最新规格@@的@@@@HBM3 DRAM被评价为能够快速处理庞大数据的@@首选产品@@@@，从@@而@@大型科技公司@@的@@@@需求也在@@逐渐扩大@@。

公司@@已向数多全球客户公司@@提供了@@24GB HBM3 DRAM样品@@正在@@进行性能验证@@，据悉客户对@@此产品@@抱有极大的@@期待@@。

SK海力士@@封装@@测试@@（P&T）担当@@副社长洪相后@@表示@@@@：“公司@@以@@@@全球顶级后@@端工艺@@技术@@力为基础@@，接连开发@@出了超高速@@、高容量@@的@@@@HBM DRAM产品@@。将@@在@@今年@@@@上半年@@内完成新产品@@@@的@@量产@@准备@@，以@@巩固人工智能@@时代@@@@尖端@@DRAM市场@@的@@主导权@@。”

关于@@SK海力士@@
SK海力士@@总部位@@于韩国@@，是@@一家全球领先的@@半导体供应商@@，为全球客户提供@@DRAM(动态随机存取存储器@@@@)，NAND Flash(NAND快闪存@@储器@@@@)和@@CIS(CMOS图@@像传感器@@)等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@，请点击公司@@网@@站@@www.skhynix.com， news.skhynix.com.cn。

SK海力士@@推出@@全球超快移动@@@@DRAM——LPDDR5T

judy — Fri, 03 Feb 2023 02:46:21 +0000

推出@@LPDDR5X后@@，仅隔两个月@@成功开发@@出速度提高@@@@13%的@@新产品@@@@@@，兼具高速度和@@低功耗@@@@
采用@@HKMG工艺@@实现性能的@@极大化@@
“不断加紧超前的@@技术@@开发@@@@，将@@成为@@@@IT领域的@@游戏规则改变者@@”

SK海力士@@（或@@‘公司@@’，https://www.skhynix.com）25日@@宣布@@，公司@@成功开发@@出当@@前速度最快的@@移动@@@@@@DRAM（内存@@）“LPDDR5T(Low Power Double Data Rate 5 Turbo)”，并已向客户提供了样品@@@@。

继@@SK海力士@@在@@@@去年@@@@11月@@推出@@的@@移动@@@@@@DRAM LPDDR5X1，将@@其性能提升成功开发@@出了@@LPDDR5T。本次产品@@的@@速度比现有@@产品@@快@@13%，运行速度高达@@9.6Gbps（Gb/s）。公司@@为了强调其超高速度特性@@，命名时在@@规格@@名称@@“LPDDR5”上加以@@@@“Turbo（涡轮增压@@）”作为@@了后@@缀@@。

¹LPDDR（低功耗@@双倍@@数据速率@@）：是@@用于@@智能手机@@和@@平板电脑等移动@@端产品@@的@@@@DRAM规格@@，因以@@耗电量最小化为目的@@@@@@，具有低电压运行特征@@。规格@@名称附有@@“LP（Low Power，低功耗@@）”，最新规格@@为@@第@@七代@@@@LPDDR（5X），按@@1-2-3-4-4X-5-5X的@@顺序开发@@@@@@而@@成@@。LPDDR5T是@@SK海力士@@业界首次开发@@的@@产品@@@@，是@@第@@八代@@@@LPDDR6正式问世之前@@@@，将@@第@@七代@@@@LPDDR（5X）性能进一步升级的@@产品@@@@。

同时@@，LPDDR5T在@@国际半导体标准@@化组织@@(JEDEC)规定的@@最低电压@@1.01~1.12V（伏特@@）下运行@@。公司@@强调本次产品@@兼具了高速度和@@低功耗@@的@@特性@@。

SK海力士@@表示@@@@：“公司@@推出@@每秒@@@@@@8.5Gb速度的@@@@LPDDR5X后@@，仅隔两个月@@再次突破了技术@@局限@@。今后@@将@@供应客户所需求的@@多种容量产@@品@@@@，进一步巩固移动@@@@DRAM市场@@的@@主导权@@。”

公司@@近期向客户提供了将@@@@LPDDR5T芯片@@组合为@@16GB(千兆@@)容量的@@封装@@@@样品@@@@。该@@样品@@的@@数据@@处理速度可达每秒@@@@@@77GB，相当@@于每秒@@@@处理@@15部全高清@@（Full-HD）电影@@。

SK海力士@@计划采用@@第@@@@4代@@10纳米@@级@@（1a）精细工艺@@@@，将@@于今年@@@@@@下半年@@推进本次产品@@的@@量产@@@@。

另外@@，SK海力士@@在@@@@本次产品@@中@@也采用@@了@@“HKMG（High-K Metal Gate）”2工艺@@。公司@@表示@@@@：“本次产品@@通过采用@@@@HKMG工艺@@技术@@实现了最佳性能表现@@@@。坚信在@@下一代@@@@LPDDR6问世之前@@，大幅拉开技术@@差距的@@@@LPDDR5T将@@主导该@@市场@@@@。”

²HKMG（High-K Metal Gate）：在@@DRAM晶体管内的@@绝缘膜上采用@@高@@K栅电介质@@，在@@防止漏电的@@同时@@还可改善电容@@（Capacitance）的@@新一代@@工艺@@@@。不仅可以@@提高内存@@速度@@，还可降低功耗@@@@。SK海力士@@去年@@@@11月@@在@@移动@@@@DRAM上全球首次采用@@了@@HKMG工艺@@。

IT行业预测@@，今后@@在@@智能手机@@@@5G时代@@@@，能够满足高速度@@、高容量@@、低功耗@@等所有配置的@@高性能@@存储器@@需求将@@会增长@@。在@@这种趋势下@@，SK海力士@@期待@@LPDDR5T的@@应用@@范围不仅限于智能手机@@@@，还将@@扩展到人工智能@@@@(AI)、机器学习@@(Machine Learning)、增强@@/虚拟现实@@(AR/VR)。

SK海力士@@DRAM商品企划担当@@副社长柳成洙表示@@@@：“公司@@通过@@本次新产品@@@@的@@开发@@@@，提前满足了客户对@@高速度产品@@的@@需求@@。今后@@也将@@致力于开发@@引领新一代@@半导体市场@@的@@超前技术@@@@，成为@@IT领域的@@游戏规则改变者@@。”

关于@@SK海力士@@

SK海力士@@总部位@@于韩国@@，是@@一家全球领先的@@半导体供应商@@，为全球客户提供@@DRAM(动态随机存取存储器@@@@)，NAND Flash(NAND快闪存@@储器@@@@)和@@CIS(CMOS图@@像传感器@@)等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@，请点击公司@@网@@站@@www.skhynix.com， news.skhynix.com.cn。

全球移动@@市场@@的@@指路灯@@——SK海力士@@背照式@@@@(BSI)技术@@分享@@

judy — Fri, 23 Dec 2022 09:28:02 +0000

作者@@： SK海力士@@CIS工艺@@集成@@Technical Leader李庚寅@@

CMOS图@@像传感器@@(CMOS Image Sensor, CIS) 是@@一种@@可以@@将@@通过镜头捕获的@@光的@@颜色和@@亮度转换为电子信号@@，并将@@其传输@@至@@处理器@@的@@传感器@@。因此@@，图@@像传感器@@充当@@的@@是@@智能手机@@或@@平板电脑等移动@@设备@@“眼睛@@”的@@角色@@。近年@@来@@，随着@@虚拟现实@@@@(VR)、增强@@现实@@(AR) 、自动驾驶的@@兴起@@，CIS技术@@成为@@工业@@4.0的@@一项关键技术@@@@。人们预计@@，CIS技术@@将@@@@不仅可以@@作为@@设备的@@@@“眼睛@@”，还将@@在@@功能上有更进一步的@@发展@@@@。

SK海力士@@在@@@@15年@@前就@@成立了@@CIS开发@@团队@@。除了以@@@@DRAM和@@NAND闪存@@为代@@表的@@核心半导体存储业务外@@，SK海力士@@还一直致力于开发@@和@@生产非存储半导体@@CIS，以@@提高自身竞争力@@。SK海力士@@已经开发@@了为数众多的@@设备与@@工艺@@技术@@@@，与@@同行的@@技术@@差距日@@渐缩小@@，目前@@还开发@@出了像素尺寸仅为@@0.64μm(微米@@)、拥有@@5000万像素以@@上@@超高分辨率的@@@@CIS产品@@。本文将@@基于@@@@2022年@@11月@@举行的@@第@@@@10届@@SK海力士@@学术会议@@(SK hynix Academic Conference)内容对@@@@CIS关键技术@@之一的@@背照式@@@@(Backside Illumination, BSI)技术@@进行介绍@@。

前照式@@(FSI)技术@@及@@其局限性@@

早期的@@@@CIS产品@@像素采用@@前照式@@@@(FSI)结构@@，这种结构@@将@@光学结构@@置于基于@@@@CMOS1)工艺@@的@@电路上@@。这项技术@@适用于@@像素尺寸为@@1.12μm及@@以@@上@@的@@大多数@@CIS解决方案@@，被广泛用于@@移动@@设备@@、闭路电视@@(CCTV)、行车记录仪@@、数码单反相机@@、车用传感器等产品@@@@。

1) 互补金属氧化物@@半导体@@(Complementary Metal Oxide Silicon, CMOS)：由@@成对@@的@@@@N沟道@@和@@@@P沟道@@MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor, 低压金属氧化物@@半导体场效应管@@) 组成@@的@@互补逻辑电路@@。CMOS器件的@@功耗极低@@，被应用@@于@@DRAM产品@@和@@@@CPU中@@，因为虽然这类器件搭载的@@处理器@@较为复杂@@，但@@却能够进行大规模集成@@。

图@@1. 前照式@@(FSI)结构@@和@@单位@@像素示意图@@@@

一款高性能@@的@@图@@像传感器@@即@@使@@@@在@@弱光条件下@@，也应能够呈现出明亮清晰的@@图@@像@@，而@@要实现这一效果@@@@，需要提高像素的@@量子效率@@@@(QE)2)。因此@@，像素下层@@电路的@@金属布线设计应以@@@@FSI结构@@为基础@@，以@@尽可能避免光干扰@@。

2) 量子效率@@(QE)：用于@@衡量成像设备将@@入射光子转换为电子的@@有效性的@@指标@@。如@@果一款传感器的@@量子效率@@为@@100%且暴露在@@@@100个光子下@@，则可以@@转换为@@100个电子信号@@。

图@@2. 量子效率@@(QE)方程式和@@前照式@@@@(FSI)结构@@图@@@@

然而@@@@，通常@@情况下@@，当@@连续的@@光线穿过光圈或@@物体周围时@@，就@@会发生衍射现象@@@@3)。就@@光圈而@@言@@，随着@@光圈孔径尺寸的@@减少@@，更多的@@光会随着@@衍射量的@@增加而@@扩散@@。

3) 衍射现象@@：声波和@@光波等在@@穿过障碍物或@@光圈时偏离直线传播的@@现象@@。从@@光的@@角度来看@@，当@@障碍物或@@光圈的@@尺寸等于或@@小于所通过光波的@@波长时@@，就@@会发生衍射现象@@@@。

同样@@，外部光达到单个像素时@@，衍射现象@@也无法避免@@。就@@FSI结构@@而@@言@@，因为受到下层@@电路中@@金属布线层@@的@@影响@@，这种结构@@更容易受到衍射的@@影响@@。即@@使@@@@FSI像素尺寸减少@@，被金属覆盖的@@区域也保持不变@@。因此@@，光通过的@@区域变得更小@@，衍射现象@@增强@@@@，导致图@@像中@@的@@颜色混合在@@一起@@。

图@@3. 光衍射和@@像素大小的@@关系@@

然而@@@@，控制像素的@@衍射也并非不可能@@。为了改善单个区域的@@衍射@@，可以@@根据衍射计算@@公式来缩短微透镜到硅@@(Si)的@@距离@@。为此@@，人们提出了一种背照式@@@@(BSI)工艺@@，通过翻转晶圆@@来利用其背面@@，以@@此消除金属干扰@@。SK海力士@@从@@像素尺寸低于@@@@1.12μm的@@产品@@开始采用@@@@BSI技术@@。

基于@@BSI的@@像素技术@@的@@@@出现@@

2011年@@，苹果@@iPhone 4手机问世@@，其配备了当@@时首个应用@@@@BSI技术@@的@@@@CIS产品@@。苹果@@公司@@当@@时声称@@BSI技术@@与@@@@FSI技术@@相比@@可以@@捕获更大的@@进光量@@，因此@@可以@@再现更高质量的@@图@@像@@。

苹果@@公司@@以@@@@及@@当@@今整个行业所使@@用@@的@@@@BSI流程如@@下图@@所示@@@@。就@@BSI技术@@而@@言@@，首先@@在@@晶圆@@的@@一侧制作所有电路部分@@，然后@@@@将@@晶圆@@翻转倒置@@，以@@便创建可以@@在@@背面收集光线的@@光学结构@@@@。这样可以@@消除@@FSI中@@金属线路造成的@@干扰@@，在@@同一大小像素的@@条件下光线通过的@@空间更大@@，从@@而@@可提高量子效率@@@@。

图@@4. 背照式@@(BSI)工艺@@流程图@@@@

图@@5. 不同结构@@下微透镜和@@光电二极管@@@@@@(PD)之间的@@距离@@比较@@

借助@@BSI技术@@，使@@1.12μm及@@以@@下像素尺寸的@@应用@@成为@@可能@@，并为@@1600万像素及@@以@@上@@的@@高分辨率产品@@开辟出了市场@@@@。不同于会受到布线干扰的@@@@FSI结构@@，基于@@BSI的@@光学工艺@@有着更高的@@自由@@度@@。得益于此@@，背侧深沟槽隔离@@(BDTI)、W型栅格@@(W Grid)和@@空气栅格@@(Air Grid)等在@@内的@@各种光学像素结构@@被开发@@出来@@，以@@提高产品@@的@@量子效率@@@@。

背侧深沟槽隔离@@(BDTI)工艺@@

虽然采用@@克服光衍射问题的@@@@BSI结构@@可以@@提高量子效率@@@@，但@@仍需要采用@@额外的@@像素分割结构@@@@，以@@顺应智能手机@@不断缩小的@@像素尺寸和@@不断降低的@@摄像头@@F值@@4)。在@@这方面@@，背侧深沟槽隔离@@(BDTI)结构@@是@@最具代@@表性的@@例子@@，这种结构@@可以@@在@@光线沿@@CIS芯片@@外侧斜向进入的@@区域提升全内反射@@@@(TIR)效果@@5)，从@@而@@增加信号@@。目前@@，这项技术@@被广泛应用@@于大多数基于@@@@BSI技术@@的@@@@CIS产品@@。

4) F值@@：决定光圈亮度的@@值@@@@。相机的@@@@F值@@越低@@，光圈开得就@@越大@@，进光量就@@越多@@，使@@相机能够在@@较暗的@@地方拍出明亮清晰的@@照片@@，同时@@减少图@@像噪点@@。

5) 全内反射@@(TIR)：是@@指光由@@介质@@(包括@@水或@@玻璃@@)周围表面全部被反射回原介质内部的@@现象@@。当@@入射角大于临界角时@@，就@@会发生全反射现象@@。

图@@6. 传统@@的@@背照式@@@@(BSI)结构@@和@@作为@@附加像素分割结构@@的@@背侧深沟槽隔离@@@@(BDTI)工艺@@

彩色滤光片隔离结构@@@@

彩色滤光片隔离结构@@@@是@@与@@@@BDTI结构@@并驾齐驱的@@另一种技术@@@@，是@@通过在@@滤色器之间插入物理屏障提高基于@@@@BSI的@@像素性能@@。由@@于@@在@@使@@用@@@@BSI结构@@之后@@@@，微透镜和@@光电二极管@@@@6)之间的@@距离@@无法再缩短@@，因此@@这种结构@@防止了由@@像素收缩引起的@@衍射@@。彩色滤光片隔离的@@代@@表性结构@@包括@@@@W型栅格@@和@@@@SK海力士@@专有的@@空气栅格@@(Air Grid)结构@@。与@@简单的@@光阻隔结构@@@@W型栅格@@不同的@@是@@@@，使@@用@@全内反射@@的@@空气栅格可以@@提高量子效率@@@@，因而@@@@有望成为@@新一代@@技术@@@@。

6) 光电二极管@@(PD)：将@@CIS传感器接收到的@@光信号转换为电信号@@。

图@@7. W型栅格@@结构@@和@@空气栅格@@结构@@@@

SK海力士@@基于@@@@BSI的@@像素技术@@未来@@前景光明@@

基于@@BSI的@@CIS产品@@于@@2011年@@首次上市后@@@@，CIS业界被重新洗牌@@，导致许多@@CIS传感器厂商退出移动@@端市场@@@@。而@@SK海力士@@凭借自身实力迅速掌握了@@BSI技术@@，并应用@@于像素尺寸为@@1.12μm或@@以@@下的@@产品@@@@，又获得了@@BDTI、空气栅格等核心技术@@@@。

SK海力士@@的@@@@BSI技术@@在@@持续发展中@@@@。最近@@，SK海力士@@成功开发@@出混合键合@@(hybrid bonding)技术@@，将@@“铜@@—铜@@键合@@(Cu-to-Cu bonding)”应用@@于基于@@@@TSV (Through Silicon Via, 硅通孔@@技术@@@@）的@@堆栈@@式传感器@@，为提高在@@芯片@@尺寸方面的@@竞争力和@@扩展多层@@晶圆@@键合技术@@奠定了基础@@。未来@@，这些@@技术@@成果将@@有望被用于@@开发@@适用于@@人工智能@@@@、医疗设备@@、AR(增强@@现实@@)和@@VR(虚拟现实@@)等领域@@的@@各种传感器@@，从@@而@@进一步扩大市场@@@@。

SK海力士@@开发@@出业界最快的@@@@服务@@器@@内存@@模组@@MCR DIMM

judy — Thu, 08 Dec 2022 03:11:57 +0000

业界最快的@@@@DDR5服务@@器@@，实现数据传输@@速率高达@@8Gbps
与@@英特尔@@、瑞萨电子合作@@@@，SK海力士@@领航@@MCR DIMM开发@@
努力寻求技术@@突破@@，巩固在@@服务@@器@@@@DRAM市场@@的@@领导地位@@@@

SK海力士@@(或@@‘公司@@'，www.skhynix.com)今日@@宣布@@@@成功开发@@出@@DDR5多路合并阵列双列直插内存@@模组@@(MCR DIMM, Multiplexer Combined Ranks Dual-Inline Memory Module)*样品@@，这是@@目前@@业界最快的@@@@服务@@器@@@@DRAM产品@@。该@@产品@@的@@最低数据传输@@速率也高达@@8Gbps，较之@@目前@@@@DDR5产品@@4.8Gbps提高了@@80%以@@上@@。

* DDR(Double Data Rate)是@@一种@@DRAM标准@@，主要应用@@于服务@@器@@和@@客户端@@，目前@@已经发展至@@第@@五代@@@@@@。MCR DIMM是@@一种@@模块产品@@@@，将@@多个@@DRAM组合在@@一块主板上@@@@，能够同时@@运行两个内存@@列@@@@@@。

*内存@@列@@(RANK) ：从@@DRAM模块向@@CPU传输@@数据的@@基本单位@@@@。一个内存@@列@@通常@@可向@@CPU传送@@64字节@@(Byte)的@@数据@@。

该@@MCR DIMM产品@@采用@@了全新的@@方法来以@@提高@@DDR5的@@传输@@速度@@。虽然普遍认为@@DDR5的@@运行速度取决于单个@@DRAM芯片@@的@@@@速度@@，但@@SK海力士@@工程师在@@开发@@该@@产品@@时另辟蹊径@@，提高了@@模块的@@速度而@@非单个@@DRAM芯片@@的@@@@速度@@。

SK海力士@@技术@@团队在@@设计产品@@时@@，以@@英特尔@@MCR技术@@为基础@@，利用安装在@@@@MCR DIMM上的@@数据@@缓冲器@@@@(data buffer)*同时@@运行两个内存@@列@@@@。

*缓冲器@@(Buffer) ：安装在@@内存@@模块上的@@组件@@，用于@@优化@@DRAM与@@CPU之间的@@信号传输@@性能@@。主要安装在@@对@@性能和@@可靠性要求较高的@@服务@@器@@模块中@@@@@@

传统@@DRAM模块每次只能向@@CPU传输@@64个字节@@的@@数据@@@@，而@@在@@@@MCR DIMM模块中@@@@，两个内存@@列@@同时@@运行可向@@CPU传输@@128个字节@@的@@数据@@@@。每次传输@@到@@CPU的@@数据@@量的@@增加使@@得数据传输@@速度提高@@到@@8Gbps以@@上@@，是@@单个@@DRAM的@@两倍@@@@。

该@@产品@@的@@成功开发@@得益于与@@英特尔@@@@、瑞萨电子的@@合作@@@@。三家公司@@在@@@@从@@开发@@到速度和@@性能验证的@@各个阶段都进行了紧密的@@合作@@@@。

SK海力士@@DRAM产品@@策划担当@@副社长柳城洙认为这款产品@@的@@成功开发@@取决于不同技术@@的@@@@结合@@。柳城洙表示@@@@："SK海力士@@的@@@@DRAM模块设计能力与@@英特尔@@卓越的@@@@Xeon处理器@@、瑞萨电子的@@缓冲器@@技术@@融为一体@@。为确保@@MCR DIMM的@@稳定运行@@，模块内外数据缓冲器@@和@@处理器@@能够顺畅交互至@@关重要@@。"

数据缓冲器@@负责从@@中@@间的@@模块传输@@多个信号@@，服务@@器@@CPU则负责接受和@@处理来自@@缓冲器@@的@@信号@@。

柳副社长还表示@@@@："开发@@出业界速度最快的@@@@MCR DIMM充分彰显了@@SK海力士@@DDR5技术@@的@@@@又一长足进步@@。我们将@@继@@续寻求突破技术@@壁垒@@，巩固在@@服务@@器@@@@DRAM市场@@的@@领导地位@@@@。"

英特尔内存@@和@@@@IO技术@@副总裁@@Dimitrios Ziakas博士表示@@@@，英特尔与@@@@SK海力士@@在@@@@内存@@创新@@、针对@@服务@@器@@的@@高性能@@@@、可扩展的@@@@DDR5领域处于领先地位@@@@，在@@同一梯队的@@还有其他一些主要的@@行业合作@@伙伴@@。

"此次采用@@的@@技术@@源于英特尔和@@关键业界合作@@伙伴多年@@的@@共同研究@@，极大提高了@@英特尔@@Xeon处理器@@可提供@@的@@带宽@@。我们期待该@@技术@@能够应用@@到未来@@的@@英特尔@@Xeon处理器@@上@@，支持业界的@@标准@@化和@@多世代@@开发@@@@。"

瑞萨电子副总裁兼@@Memory Interface部门长@@Sameer Kuppahalli表示@@，该@@数据缓冲器@@从@@构思到实现产品@@化历经三年@@@@，"对@@于能够携手@@SK海力士@@和@@英特尔将@@该@@技术@@转化为优秀的@@产品@@@@，我们深感自豪@@。"

SK海力士@@预计@@，在@@高性能@@计算@@@@对@@于内存@@带宽提升需求的@@驱动下@@， MCR DIMM的@@市场@@将@@会逐步打开@@，公司@@计划在@@未来@@量产@@该@@产品@@@@。

Intel, the Intel logo, and other Intel marks are trademarks of Intel Corporation or its subsidiaries.

关于@@SK海力士@@
SK海力士@@总部位@@于韩国@@, 是@@一家全球领先的@@半导体供应商@@, 为全球客户提供@@DRAM(动态随机存取存储器@@@@), NAND Flash(NAND快闪存@@储器@@@@)和@@CIS(CMOS图@@像传感器@@)等半导体产品@@@@。公司@@于韩国证券交易所上市@@, 其全球托存股份于卢森堡证券交易所上市@@。若想了解更多@@, 请点击公司@@网@@站@@www.skhynix.com, news.skhynix.com.cn。

SK海力士@@引领@@High-k/Metal Gate工艺@@变革@@

judy — Mon, 14 Nov 2022 06:55:04 +0000

作者@@：权彦五@@，SK海力士@@PI技术@@开发@@担当@@@@

由@@于@@传统@@微缩@@(scaling)技术@@系统的@@限制@@，DRAM的@@性能被要求不断提高@@，而@@HKMG(High-k/Metal Gate)则成为@@突破这一困局的@@解决方案@@@@。SK海力士@@通过采用@@该@@新技术@@@@，并将@@其应用@@于全新的@@@@1anm LPDDR5X DRAM, 即@@便在@@低功率设置下也实现了晶体管性能的@@显著提高@@。本文针对@@@@HKMG及@@其使@@用@@益处进行探讨@@。

厚度挑战@@：需要全新的@@解决方案@@@@

组成@@DRAM的@@晶体管@@(Transistor)包括@@存储数据的@@单元@@晶体管@@(Cell Transistor)、恢复数据的@@核心晶体管@@(Core Transistor)，以@@及@@@@涉及@@控制逻辑和@@数据输入和@@输出@@的@@外围@@晶体管@@@@(Peripheral Transistor)。随着@@技术@@的@@@@进步@@，单元@@电容器和@@单元@@晶体管在@@提高@@DRAM存储容量方面取得了一些技术@@突破@@。另一方面@@，对@@于外围@@晶体管@@@@，重点是@@实现工艺@@尺寸微缩以@@提高性能@@@@。

栅极@@由@@绝缘膜@@(栅氧化层@@@@, gate oxide)和@@电极@@(栅电极@@, gate electrode)组成@@，在@@晶体管开关功能中@@发挥主要作用@@。栅氧化层@@@@由@@@@SiON氧化物@@绝缘体和@@聚硅基电极组成@@@@。随着@@晶体管微缩@@的@@提升@@，源极@@1和@@漏极@@@@2之间的@@距离@@越来越近@@，电流移动@@速度加快@@，但@@施加在@@栅极@@上的@@电压也会降低@@，以@@降低功耗@@@@。

1源极@@：大多数电荷载流子通过其流入晶体管的@@端子@@

2漏极@@：大多数电荷载流子从@@晶体管流出的@@端子@@

但@@还存在@@一个问题@@：为了在@@较低电压下提高性能@@@@，必须减小栅氧化材料@@@@(SiON)的@@厚度@@(Tox)。但@@随着@@厚度不断减小@@，栅氧化层@@@@的@@可靠性也会降低@@，从@@而@@导致功率损耗@@，这限制了厚度的@@进一步减小@@。

图@@1. Transistor Scaling(晶体管微缩@@)

HKMG：微缩与@@性能的@@突破@@

在@@2005年@@前后@@@@，逻辑半导体@@3中@@基于@@多晶硅栅极@@@@(Poly-Si Gate)/SiON氧化物@@(poly/SiON)的@@传统@@微缩在@@性能改进方面开始表现@@出局限性@@，因为它无法减小@@SiON栅氧化层@@@@的@@厚度@@@@。为了克服这些@@局限性@@，根据逻辑晶体管行业发展趋势@@，许多具有颠覆性的@@创新技术@@被开发@@出来@@。

3逻辑半导体@@：通过处理数字数据来控制电子器件运行的@@电子器件@@

同样@@明显的@@是@@@@，外围@@/核心晶体管特性正成为@@@@DRAM的@@瓶颈@@，在@@需要快速提高性能@@的@@高端产品@@中@@尤为如@@此@@。因此@@，需要一种全新的@@解决方案@@来克服微缩基于@@多晶硅栅极@@@@/SiON氧化物@@的@@晶体管@@时存在@@基本限制@@，并且需要在@@@@DRAM中@@采用@@高@@k/金属栅极@@@@(HKMG)技术@@，这促使@@逻辑晶体管技术@@实现了最重大的@@创新@@。

图@@2. Logic Scaling(逻辑微缩@@)的@@机遇与@@挑战@@

借助@@HKMG，一层@@薄薄的@@高@@k薄膜可取代@@晶体管栅极@@中@@现有@@的@@@@SiON栅氧化层@@@@，以@@防止泄漏电流和@@可靠性降低@@。此外@@，通过减小厚度@@，可以@@实现持续微缩@@，从@@而@@显著减少泄漏@@，并改善基于@@多晶硅@@/SiON的@@晶体管@@的@@速度特性@@。

图@@3. 设备架构@@的@@微缩进程@@

在@@学术界和@@工业界@@，研究人员研究了多种高@@k薄膜材料@@@@。通常@@情况下@@，基于@@Hf的@@栅氧化层@@@@用于@@高温半导体制造工艺@@@@，因为它们可以@@确保自身和@@硅的@@热稳定性@@。为了防止现有@@多晶硅电极材料@@与@@高@@k栅氧化层@@@@之间的@@相互作用@@，必须引入金属电极来代@@替多晶硅@@。这使@@得名为高@@k/金属栅极@@@@的@@集成解决方案@@应运而@@生@@，该@@解决方案@@将@@高介电常数栅氧化层@@@@与@@金属电极相结合@@。

图@@4. 采用@@HKMG的@@效果@@@@

为了将@@@@SiON/Poly栅极@@转换为@@HKMG栅极@@，对@@相关工艺@@的@@几个部分进行了更改@@，包括@@在@@@@DRAM工艺@@流程中@@形成外围@@电路@@（外围@@晶体管@@）的@@栅极@@材料@@@@(SiON/Poly栅极@@拔出@@→HKMG电极插入@@)。然而@@@@，必须对@@@@HKMG材料@@、工艺@@和@@集成流程进行优化@@，以@@适合新材料@@和@@新工艺@@的@@构建块@@。因此@@，需要利用复杂的@@开发@@工艺@@来应对@@以@@下挑战@@。

图@@5. HKMG让@@DRAM开发@@更加有效且经济@@

1. 兼容性@@: 与@@SiON/Poly栅极@@相比@@@@，HKMG的@@热稳定性相对@@较弱@@。具体来说@@，DRAM需要在@@高温下进行额外处理@@，以@@实现单元@@阵列结构@@@@，与@@后@@续工艺@@流程中@@对@@通用逻辑半导体@@的@@处理方式截然不同@@。由@@于@@这个原因@@，HKMG本身的@@可靠性下降@@，导致在@@传统@@逻辑半导体@@中@@未出现相互作用@@。因此@@，必须对@@@@HKMG工艺@@本身和@@现有@@@@DRAM集成工艺@@进行优化@@，以@@了解新交互带来的@@新问题并找到解决方案@@@@。

2. 新材料@@控制@@: 需要引入工艺@@控制措施@@，例如@@@@针对@@新物质的@@测量解决方案@@@@，以@@防止现有@@设备和@@产品@@受到新物质和@@新工艺@@的@@影响@@。

3. 设计与@@测试优化@@: 随着@@栅极@@材料@@的@@变化@@，晶体管特性和@@可靠性表现@@与@@传统@@@@的@@@@poly/SiON栅极@@截然不同@@，为了最大限度地发挥@@HKMG的@@优势@@，增强@@不同于@@poly/SiON栅极@@的@@可靠性特征@@，有必要应用@@新设计和@@设计方案@@，并优化此类测试@@。

4. 经济高效的@@工艺@@解决方案@@@@: 最后@@@@，必须提供经济高效的@@解决方案@@@@，通过工艺@@集成@@优化@@，最大限度地减少因引入新材料@@和@@新工艺@@而@@增加的@@成本@@。通过这种方法@@，可以@@控制因引入新工艺@@@@、新设备和@@新工艺@@步骤而@@增加成本@@。

图@@6. HKMG Application

领先的@@低功耗@@解决方案@@@@

SK海力士@@通过将@@@@HKMG工艺@@整合为适用于@@@@DRAM工艺@@的@@形式@@，进行了平台@@开发@@@@。尽管面临极端的@@技术@@挑战@@，但@@公司@@通过@@识别与@@@@DRAM流相互作用相关的@@任何潜在@@风险@@，并通过包括@@试点操作在@@内的@@预验证工艺@@来确保解决方案@@@@，成功开发@@和@@批量生产@@HKMG。公司@@的@@@@目标是@@通过推进从@@@@SiON/Poly栅极@@到升级构件@@HKMG的@@过渡@@，为下一代@@技术@@节点和@@产品@@带来卓越的@@技术@@创新@@。

SK海力士@@的@@@@LPDDR5X DRAM是@@首款在@@低功耗@@应用@@中@@使@@用@@@@HKMG成功批量生产的@@产品@@@@，通过大尺度微缩@@，同时@@利用了全新@@HKMG晶体管构建块的@@优势@@@@，晶体管的@@性能获得显著提升@@；考虑到@@HKMG的@@固有特性和@@针对@@@@HKMG优化的@@设计方案@@，可以@@有效控制泄漏电流@@，较之@@poly/SiON，速度提高@@33%，功耗降低@@25%。SK海力士@@的@@@@技术@@不仅达到行业的@@目标标准@@@@，还因为最低功耗@@而@@实现@@ESG价值@@最大化@@。

为此@@，SK海力士@@还将@@@@HKMG技术@@平台@@扩展至@@可支持低功耗@@和@@高性能@@产品@@@@@@，增强@@了在@@下一代@@@@HKMG技术@@方面的@@技术@@竞争力@@。

最后@@@@希望特别指出的@@是@@@@，近期在@@@@HBM、PIM、AiM等逻辑半导体@@架构@@和@@存储器@@半导体架构@@之间的@@融合上呈现出技术@@创新之势@@，而@@HKMG工艺@@在@@@@DRAM中@@的@@应用@@正契合了这一趋势@@。这表明@@，在@@半导体制造过程中@@@@，逻辑半导体@@的@@先进技术@@解决方案@@与@@@@DRAM工艺@@技术@@之间的@@融合正在@@全面展开@@。

文章来源@@：SK海力士@@

SK海力士@@在@@@@GTC 2022大会上介绍@@HBM3动态随机存储器@@@@

judy — Fri, 01 Apr 2022 02:52:44 +0000

TechPowerUp 报道称@@：在@@ 3 月@@ 21 - 24 日@@举办的@@英伟达@@@@ GPU 技术@@大会上@@，SK 海力士@@介绍了该@@公司@@最新研发的@@@@ HBM3 高带宽显存@@。作为@@ SK 海力士@@的@@@@第@@四代@@@@@@ HBM 产品@@，其在@@每个堆栈@@上使@@用@@了超过@@ 8000 个硅通孔@@@@（TSV）。算上从@@@@ HBM2E 时代@@@@的@@@@ 8-Hi 提升到@@ HBM3 的@@ 12-Hi 堆栈@@，TSV 总数就@@超过了@@ 10 万的@@级别@@。

视频截图@@@@（来自@@：SK Hynix）

在@@“完全堆叠@@”状态下@@，HBM3 高带宽显存@@可轻松达成@@ 24GB 的@@容量@@，辅以@@较@@ HBM2E 翻倍@@的@@@@ 16 通道架构@@@@ @ 6.4 Gbps 频率@@。

作为@@目前@@业内最为领先的@@高带宽显存@@产品@@@@，其有望进一步加速我们的@@数字生活体验@@ —— 比如@@近年@@来@@大热的@@@@ L4 / L5 级别的@@自动驾驶汽车@@系统@@。

此外@@随着@@数字化加速推动高性能@@计算@@@@@@（HPC）、人工智能@@（AI）、机器学习@@（ML）、以@@及@@@@高级驾驶辅助系统@@（ADAS）市场@@的@@增长@@，HBM3 有望在@@这一转型@@过程中@@发挥更大的@@作用@@。

显然@@，HBM3 不仅是@@一款高性能@@产品@@@@@@，还有望化解全球数据中@@心@@面临的@@共同问题@@ —— 目前@@服务@@器@@内存@@的@@功耗开销@@，约占总体的@@@@ 20% 左右@@。预计到@@ 2025 年@@，还可进一步上升至@@@@ 35% 。

若顺利向@@ HBM3 转型@@，预计我们可到@@ 2030 年@@将@@温室气体排放减少约@@ 83 万吨@@。与@@此同时@@@@，SK Hynix 推出@@了@@ Memory Forest 。

作为@@该@@公司@@的@@@@最新举措之一@@，其展示了@@ SK 海力士@@致力于保护环境@@@@、创建可持续和@@创新的@@内存@@生态系统的@@承诺的@@决心@@。

文章来源@@：cnBeta

SK海力士@@开发@@出下一代@@智能内存@@芯片@@技术@@@@PIM

judy — Wed, 16 Feb 2022 06:16:38 +0000

应用@@PIM的@@“GDDR6-AiM”产品@@将@@在@@权威国际学术大会上亮相@@
通过在@@内存@@中@@加入计算@@功能@@，得以@@最大限度地提高数据处理速度@@
低电压运行可提高能效@@，减少碳排放@@，从@@而@@改善@@ESG表现@@
公司@@计划与@@@@SAPEON Inc.合作@@，推出@@与@@人工智能@@半导体相结合的@@全新技术@@@@

SK海力士@@（或@@‘公司@@’）今日@@宣布@@@@，公司@@已开发@@出具备计算@@功能的@@下一代@@内存@@半导体技术@@@@“PIM（processing-in-memory，内存@@中@@处理@@）”1)。

SK海力士@@开发@@出基于@@@@PIM技术@@的@@@@首款样品@@@@GDDR6-AiM

到目前@@为止@@，存储半导体负责保存数据@@，而@@非存储半导体@@（如@@CPU或@@GPU）负责处理数据是@@人们普遍的@@认知@@。尽管如@@此@@，SK海力士@@依然在@@新一代@@智能存储器@@领域积极摸索创新@@，进而@@首次公开公司@@在@@@@相关领域的@@研发成果@@。

SK海力士@@开发@@出基于@@@@PIM技术@@的@@@@首款样品@@@@GDDR6-AiM

SK海力士@@计划在@@@@2月@@底于美国旧金山举行的@@半导体领域最负盛名的@@国际学术大会@@ -- 2022年@@ISSCC（International Solid-State Circuits Conference，国际固态电路会议@@）2)大会上发布@@PIM芯片@@技术@@的@@@@开发@@成果@@。随着@@PIM技术@@的@@@@不断发展@@，SK海力士@@期待@@存储半导体在@@智能手机@@等@@ICT产品@@发挥更为核心的@@作用@@，甚至@@在@@未来@@成功实现@@“存储器@@中@@心计算@@@@（Memory Centric Computing）”。

SK海力士@@还开发@@出了公司@@首款基于@@@@PIM技术@@的@@@@产品@@@@ - GDDR6-AiM（Accelerator-in-Memory，内存@@加速器@@@@3））的@@样本@@。GDDR6-AiM是@@将@@计算@@功能添加到数据传输@@速度为@@16Gbps的@@GDDR6内存@@的@@产品@@@@。与@@传统@@@@DRAM相比@@，将@@GDDR6-AiM 与@@ CPU、GPU 相结合的@@系统可在@@特定计算@@环境@@中@@将@@演算速度提高@@至@@最高@@16倍@@。GDDR6-AiM有望在@@机器学习@@@@、高性能@@计算@@@@、大数据计算@@和@@存储等领域@@有广泛应用@@@@。

GDDR6-AiM的@@工作电压为@@1.25V，低于@@GDDR64)内存@@的@@标准@@工作电压@@（1.35V）。不仅如@@此@@，PIM的@@应用@@还减少了与@@@@CPU、GPU的@@数据@@传输@@往来@@，从@@而@@降低了@@CPU及@@GPU的@@能源消耗@@，借此@@GDDR6-AiM成功使@@功耗降低@@@@80%。SK海力士@@相信@@，借助@@该@@产品@@的@@低能耗特性@@，公司@@得以@@减少设备的@@碳排放并改善公司@@的@@@@@@ESG经营成果@@。

此外@@，SK 海力士@@还计划与@@最近@@刚从@@@@SK电讯拆分出来的@@人工智能@@半导体公司@@@@SAPEON Inc.携手合作@@@@，推出@@将@@@@GDDR6-AiM和@@人工智能@@半导体相结合的@@技术@@@@。SAPEON Inc. CEO 柳秀晶表示@@@@：“近年@@来@@，随着@@人工神经网@@络数据的@@使@@用@@量迅速增加@@，针对@@相关计算@@特性进行优化的@@演算技术@@的@@@@需求也在@@日@@益增加的@@趋势@@。我们将@@结合两家公司@@的@@@@技术@@@@，在@@数据计算@@@@、成本和@@能耗方面最大限度地提高效率@@。”

SK海力士@@解决方案@@开发@@担当@@副社长安炫表示@@@@：“基于@@具备独立计算@@功能的@@@@PIM技术@@，SK海力士@@将@@通过@@GDDR6-AiM构建全新的@@存储器@@解决方案@@生态系统@@。公司@@将@@@@为不断调整业务模式并倡导技术@@创新的@@新方向而@@努力@@。”

1) PIM（processing-in-memory，内存@@中@@处理@@）：为内存@@半导体结合计算@@功能的@@下一代@@技术@@@@，系针对@@人工智能@@和@@大数据处理过程中@@数据传输@@瓶颈问题的@@解决方案@@@@。

2) ISSCC：指国际固态电路会议@@@@。该@@会议将@@于@@2022 年@@2月@@20日@@至@@@@24日@@线上举行@@，主题为@@“面向可持续世界的@@智能硅片@@（Intelligent Silicon for a Sustainable World）”

3) 加速器@@（Accelerator）：指由@@针对@@特定信息@@处理及@@演算需求专门设计的@@芯片@@组成@@的@@特殊功能硬件设备@@。

4) 图@@形@@DDR（GDDR）：由@@电子器件工程联合委员会@@（JEDEC）定义的@@图@@形@@@@DRAM的@@标准@@规格@@@@。图@@形@@DRAM的@@标准@@规格@@@@依@@GDDR3-GDDR5-GDDR5X-GDDR6迭代@@演变@@，是@@专门用于@@更快速地处理图@@形@@的@@内存@@规范@@。最近@@，图@@形@@DDR作为@@人工智能@@和@@大数据应用@@领域最为广泛采纳的@@内存@@解决方案@@而@@备受关注@@。

关于@@SK海力士@@
SK海力士@@总部位@@于韩国@@, 是@@一家全球领先的@@半导体供应商@@，为全球客户提供@@DRAM(动态随机存取存储器@@@@), NAND Flash(NAND快闪存@@储器@@@@)和@@CIS(CMOS图@@像传感器@@)等半导体产品@@@@。公司@@于韩国证券交易所上市@@，其全球托存股份于卢森堡证券交易所上市@@。

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