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为@@刻蚀@@终点探测@@进行原位@@测量@@

judy — Fri, 12 Jan 2024 03:09:56 +0000

作者@@：泛林集团@@ Semiverse Solutions 部门@@软件@@应用@@工程师@@ Pradeep Nanja

介绍@@

半导体@@行业一直专注于使用@@@@先进的@@刻蚀@@设备和@@技术@@来实现图@@形的@@微缩@@@@与@@先进技术@@的@@开发@@。随着@@半导体@@器件@@尺寸缩减@@、工艺@@复杂程度@@提升@@，制造工艺@@中@@刻蚀@@工艺@@@@波动的@@影响将变得明显@@。刻蚀@@终点探测@@用@@于确定刻蚀@@工艺@@@@是@@否完成@@、且没有剩余材料可供刻蚀@@@@。这类终点探测有助于最大限度@@地减少刻蚀@@速率波动的@@影响@@。

刻蚀@@终点探测@@需要@@在@@刻蚀@@工艺@@@@中@@进行传感器和@@计量学测量@@。当出现特定的@@传感器测量@@结果@@或@@阈值@@时@@@@，可指@@示刻蚀@@设备停止刻蚀@@操作@@。如果@@已无材料可供刻蚀@@@@@@，底层@@材料@@（甚至@@整个器件@@或@@晶圆@@@@）就会遭受损坏@@，从而极大影响良率@@[1]，因此@@可靠的@@终点探测在@@刻蚀@@工艺@@@@中@@十分重要@@。半导体@@行业需要@@可以在@@刻蚀@@工艺@@@@中@@为@@工艺@@监测和@@控制提供关键信息的@@测量设备@@。目前@@@@，为@@了提升良率@@，晶圆@@刻蚀@@工艺@@@@使用@@@@独立测量设备和@@原位@@@@（内置@@）传感器测量@@。相比@@@@独立测量@@，原位@@测量可对@@刻蚀@@相关工艺@@@@（如刻蚀@@终点探测@@@@）进行实时@@监测和@@控制@@。

使用@@@@ SEMulator3D®工艺@@步骤进行刻蚀@@终点探测@@@@

通过构建一系列包含虚拟@@刻蚀@@步骤@@、变量@@、流程和@@循环的@@@@“虚拟@@”工艺@@，可使用@@@@@@ SEMulator3D 模拟原位@@刻蚀@@终点探测@@@@。流程循环用@@于在@@固定时@@间内重复工艺@@步骤@@，加强工艺@@流程@@控制@@（如自动工艺@@控制@@@@）的@@灵活性@@[2]。为@@模拟控制流程@@，可使用@@@@@@ "For Loop" 或@@ "Until Loop"（就像计算机编程@@）设置一定数量的@@循环@@。在@@刻蚀@@终点探测@@中@@@@，可使用@@@@@@ "Until Loop"，因为@@@@它满足@@“已无材料可供刻蚀@@@@”的@@条件@@。在@@循环中@@@@，用@@户可以在@@循环索引的@@帮助@@下@@确认完成的@@循环数量@@。此外@@，SEMulator3D 能进行@@“虚拟@@测量@@”，帮助@@追踪并实时@@更@@新刻蚀@@工艺@@@@循环中@@的@@@@材料厚度@@@@。通过结合虚拟@@测量@@薄膜厚度@@估测和@@流程循环索引@@，用@@户可以在@@每个循环后准确获取原位@@材料刻蚀@@深度@@@@的@@测量结果@@@@。

用@@ SEMulator3D 模拟刻蚀@@终点探测@@的@@示例@@

初始设定@@

在@@一个简单示例中@@@@@@，我们的@@布局图@@像@@显示处于密集区@@的@@四个鳍片和@@密集区@@右@@侧的@@隔离区@@（见图@@@@1）。我们想测量隔离区的@@材料完成刻蚀@@时@@密集区@@的@@刻蚀@@深度@@@@@@。我们将用@@于建模的@@区域用@@蓝框显示@@，其@@中@@@@有四个鳍片@@（红色@@显示@@）需要@@制造@@。此外@@，我们框出了黄色@@和@@绿色@@的@@测量区域@@，将在@@其@@中@@@@分别测量隔离区的@@薄膜厚度@@@@ (MEA_ISO_FT) 和@@沟槽区@@的@@刻蚀@@深度@@@@@@ (MEA_TRENCH_FT)。工艺@@流程@@的@@第一步是@@使用@@@@@@ 20nm 厚的@@硅晶体@@层@@@@（红色@@）、30nm 的@@氧化物@@@@（浅蓝色@@@@）和@@ 10nm 的@@光刻@@胶@@（紫色@@）进行晶圆@@设定@@（图@@2）。我们曝光鳍片图@@形@@，并对@@使用@@@@基本模型@@刻蚀@@对@@光刻@@胶进行刻蚀@@@@，使用@@@@特定等离子体角度@@分布@@的@@可视性刻蚀@@对@@氧化物@@材料进行@@刻蚀@@@@。氧化物@@对@@光刻@@胶的@@选择比@@是@@@@100比@@1。我们在@@@@ SEMulator3D 中@@使用@@@@可视性刻蚀@@模型@@来观察隔离区和@@有鳍片的@@密集区@@之间@@是@@否有厚度@@上@@的@@差异@@。

图@@1：模型@@边界区域@@（蓝色@@），其@@中@@@@包含四个鳍片@@（红色@@）和@@用@@于测量隔离区@@（黄色@@）和@@沟槽区@@（绿色@@）薄膜厚度@@的@@两个测量区域@@

图@@2：SEMulator3D 模型@@，硅晶体@@（红色@@）、氧化物@@（浅蓝色@@@@）和@@在@@光刻@@胶中@@显影的@@四个鳍片@@（紫色@@）

SEMulator3D 刻蚀@@终点探测@@循环@@

SEMulator3D 的@@工艺@@流程@@使用@@@@@@ Until Loop 循环流程@@。我们将测量隔离区的@@材料厚度@@@@，并在@@隔离氧化物@@薄膜耗尽@@、即厚度@@为@@@@0时@@ (MEA_ISO_FT==0) 停止该工艺@@@@。在@@这个循环中@@@@，每个循环我们每隔@@ 1nm 对@@氧化物@@材料进行@@1秒的@@刻蚀@@@@，并同时@@测量此时@@@@隔离区氧化物@@薄膜厚度@@@@。此外@@，我们将在@@每次@@循环后追踪两个鳍片间沟槽区的@@刻蚀@@深度@@@@@@。这个循环索引有助于追踪刻蚀@@循环的@@重复次@@数@@（图@@3）。

图@@3：SEMulator3D 刻蚀@@终点探测@@模拟中@@的@@@@循环流程@@@@

结果@@

对@@隔离薄膜进行刻蚀@@@@，直至@@其@@剩余@@ 20nm、10nm 和@@ 0nm 深度@@的@@模拟结果@@如图@@@@@@4所示@@。模型@@中@@计算出隔离薄膜厚度@@的@@测量结果@@@@，以及@@两个鳍片间沟槽区的@@刻蚀@@深度@@@@@@。

图@@4：隔离区薄膜厚度@@剩余@@ 20nm、10nm 和@@ 0nm 的@@工艺@@模拟流程@@，及相应从光刻@@胶底部开始的@@沟槽@@刻蚀@@深度@@@@@@

我们对@@循环模型@@进行近@@30次@@重复后@@，观察到@@隔离区的@@薄膜厚度@@已经达到@@@@0，并能追踪到@@沟槽区氧化物@@的@@刻蚀@@深度@@@@@@（当隔离区被完全刻蚀@@时@@@@，密集区@@ 30nm 的@@氧化物@@@@已被刻蚀@@@@ 28.4nm）。

结论@@

SEMulator3D 可用@@来创建刻蚀@@终点探测@@工艺@@的@@虚拟@@模型@@@@。这项技术@@可用@@来确定哪些材料在@@刻蚀@@工艺@@@@中@@被完全去除@@，也可测量刻蚀@@后剩下@@的@@材料@@（取决于刻蚀@@类型@@）。使用@@@@这一方法可成功模拟原位@@刻蚀@@深度@@@@控制@@。使用@@@@类似方法@@，也可以进行其@@他类型的@@自动工艺@@控制@@@@，例如@@深度@@反应离子刻蚀@@@@ (DRIE) 或@@高@@密度@@等离子体化学气相沉积@@@@ (HDP-CVD) 工艺@@控制@@。

参考资料@@：

[1] Derbyshire, Katherine. In Situ Metrology for Real-Time Process Control, Semiconductor Online, 10 July 1998, https://www.semiconductoronline.com/doc/in-situ-metrology-for-real-time-....

[2] SEMulator3D V10 Documentation: Sequences, Loops, Variables, etc.

半大马士革集成@@@@中@@引入空气间隙@@结构面临的@@挑战@@

judy — Mon, 18 Dec 2023 07:06:34 +0000

帮助@@imec确定使用@@@@半大马士革集成@@@@和@@空气间隙@@结构进行@@3nm后段集成@@的@@工艺@@假设@@

作者@@：泛林集团@@Semiverse™ Solution部门@@半导体@@工艺@@@@与@@整合@@工程师@@Assawer Soussou博士@@

随着@@芯片制造商向@@3nm及以下@@@@@@节点@@@@迈进@@，后段模块处理迎来挑战@@

半大马士革集成@@@@方案中@@引入空气间隙@@结构可能有助于缩短电阻电容的@@延迟时@@间@@

随着@@器件@@微缩@@至@@@@3nm及以下@@@@@@节点@@@@，后段模块处理迎来许多新的@@@@挑战@@，这使芯片制造商开始考虑新的@@@@后段集成@@方案@@。

在@@3nm节点@@，最先进的@@铜金属@@化@@将被低电阻@@、无需阻挡层@@的@@钌基后段金属@@化@@所取代@@。这种向钌金属@@化@@的@@转变带来减成图@@形化@@这一新的@@@@选择@@。这个方法也被称为@@@@“半大马士革集成@@@@”，结合了最小间距@@互连的@@减成图@@形化@@与@@通孔结构的@@@@传统大马士革@@。

互连线减成图@@形化@@的@@优点之一@@，是@@提供了转变至@@@@（更@@）高@@深宽比@@金属@@线@@的@@机会@@。但它也有缺点@@，那就是@@会增加电容@@。如果@@引入空气间隙@@结构@@，支持互连线隔离@@，则可以克服这种不良影响@@。因此@@，空气间隙@@常常被视作缩短电阻电容延迟时@@间的@@主要手段@@。

前@@文提出的@@半大马士革集成@@@@方案可结合完全空气间隙@@集成@@@@，用@@于最关键的@@最小间距@@金属@@层@@@@（M1和@@M2）。它也可以与@@传统的@@双大马士革或@@混合金属@@化@@@@方案相结合@@。

我们支持了@@imec的@@一项研究@@@@，对@@先进@@3nm节点@@后段集成@@方案进行分析@@。研究@@中@@@@，我们使用@@@@@@SEMulator3D®工艺@@模拟软件@@对@@半大马士革集成@@@@流程和@@引入空气间隙@@结构进行模拟@@。这帮助@@@@imec在@@试产线上@@进行硅晶圆@@处理之前@@@@@@，就能更@@好地了解集成@@潜在@@的@@挑战和@@相关的@@失败风险@@。该项目的@@目标是@@确定使用@@@@半大马士革集成@@@@和@@空气间隙@@结构进行@@@@3nm后段集成@@的@@工艺@@假设@@。

流程模拟@@

使用@@@@SEMulator3D对@@3nm后段方案的@@半大马士革空气间隙@@工艺@@流程@@进行模拟@@。图@@1展示了@@关键的@@工艺@@步骤@@，其@@中@@@@包括@@M1钌刻蚀@@步骤@@、随后@@的@@空气间隙@@闭合@@、完全自对@@准通孔@@图@@形化@@@@、完全自对@@准通孔@@/M2金属@@化@@、以及@@最后@@的@@@@M2图@@形化@@。

此次@@@@研究@@中@@@@@@，为@@了真实地再现空气间隙@@形状@@，我们根据@@@@imec 10nm半间距@@金属@@互连模块的@@透射电子显微镜@@@@ (TEM) 图@@像@@，对@@M1钌图@@形化@@和@@空气间隙@@闭合工艺@@步骤进行校准@@。

图@@1：3nm节点@@后段半大马士革空气间隙@@工艺@@流程@@@@

空气间隙@@方面的@@挑战@@

为@@了避免@@潜在@@的@@硅晶圆@@工艺@@失效@@，我们利用@@@@@@SEMulator3D研究@@了半大马士革空气间隙@@工艺@@流程@@中@@@@，空气间隙@@闭合相关的@@挑战和@@薄弱环节@@。

图@@2展示了@@3nm节点@@半大马士革空气间隙@@工艺@@面临的@@挑战@@。其@@中@@@@，该图@@突出展示了@@空气间隙@@闭合后进行平坦化@@、以保持介电常数@@k值@@和@@共形性的@@需求@@@@，以及@@空气间隙@@闭合控制这一关键的@@工艺@@挑战@@。

我们的@@模拟显示@@，为@@了避免@@引入空气间隙@@失败@@，M1和@@M2之间@@应该保留一段最小距离@@。换句话说@@，在@@完全自对@@准通孔@@刻蚀@@的@@第一步@@，必须使用@@@@对@@暴露的@@硅碳氮空气间隙@@闭合介电材料具有高@@选择比@@的@@工艺@@@@。

在@@随后@@的@@硅碳氮刻蚀@@工艺@@@@步骤@@中@@@@，为@@了与@@下@@层@@金属@@@@1钌相接@@，需要@@进行刻蚀@@工艺@@@@@@，使硅碳氮介电层@@产生较高@@的@@倾斜度@@@@。这可以减少对@@间隙闭合介电层@@的@@过度@@刻蚀@@@@，并在@@通孔刻蚀@@工艺@@@@中@@保持空气间隙@@闭合@@。图@@3左@@右@@@@的@@模拟结果@@分别展示了@@需要@@的@@二氧化硅与@@硅碳氮的@@刻蚀@@选择比@@@@，和@@理想的@@硅碳氮倾斜度@@@@。

图@@2：半大马士革空气间隙@@工艺@@流程@@挑战@@

图@@3：空气间隙@@闭合的@@薄弱环节@@

敏感性分析@@

在@@模拟中@@@@，我们对@@可以控制和@@维持@@空气间隙@@闭合和@@体积的@@工艺@@参数进行敏感性分析@@@@。其@@间@@，通过改变@@M1光刻@@关键尺寸@@、硅碳氮间隙闭合介电层@@厚度@@@@、二氧化硅硬掩膜厚度@@@@、M1钌横向刻蚀@@和@@钌高@@度@@@@，我们在@@@@SEMulator3D上@@共进行了@@@@200次@@蒙特卡罗实验@@。相关工艺@@参数和@@评估参数范围的@@详细信息见图@@@@@@4。

图@@4：空气间隙@@闭合工艺@@敏感性分析@@@@

模拟表@@明@@@@，关键尺寸越小@@，硅碳氮沉积@@失败的@@风险越大@@，因此@@，造成空气间隙@@闭合失败的@@最大因素是@@金属@@@@1关键尺寸和@@较小的@@二氧化硅硬掩膜厚度@@@@@@。此外@@，金属@@1钌厚度@@和@@二氧化硅硬掩膜厚度@@@@也是@@影响空气间隙@@体积的@@最大因素@@（见图@@@@5）。

图@@5：工艺@@敏感性研究@@结果@@@@：对@@空气间隙@@闭合失败影响的@@研究@@@@（上@@2图@@）对@@空气间隙@@体积影响的@@研究@@@@（下@@2图@@）

空气间隙@@体积敏感性研究@@的@@结果@@被用@@于量化对@@电阻电容降低的@@影响@@，相应的@@分析结果@@见图@@@@@@6。

图@@6：空气间隙@@体积工艺@@敏感性研究@@及其@@对@@电阻电容降低的@@影响@@

主要收获@@

在@@这项研究@@中@@@@@@，我们使用@@@@@@SEMulator3D模拟为@@@@3nm节点@@后段进行半大马士革空气间隙@@工艺@@的@@流程@@。为@@了确定为@@@@3nm节点@@后段进行半大马士革集成@@@@的@@最佳工艺@@@@，模拟研究@@了潜在@@的@@薄弱环节和@@工艺@@挑战@@。

工艺@@流程@@模拟显示@@，空气间隙@@材料的@@选择和@@刻蚀@@@@工艺@@@@是@@半大马士革和@@空气间隙@@工艺@@方案能否成功的@@关键@@。这些@@工艺@@模型@@非常有价值@@@@，因为@@@@imec不用@@经历耗时@@@@、耗财的@@硅晶圆@@制造过程@@，就能研究@@@@3nm后段工艺@@方案的@@关键工艺@@@@。

鸣谢@@
由衷感谢@@@@Gayle Murdoch和@@imec同意我们分享这项研究@@@@。此研究@@获得了@@Pin3s ECSEL Joint Undertaking的@@支持@@。

以工艺@@窗口建模探索路径@@：使用@@@@虚拟@@制造评估先进@@DRAM电容器@@图@@形化@@的@@工艺@@窗口@@

judy — Thu, 16 Nov 2023 07:04:33 +0000

作者@@：泛林集团@@ Semiverse Solutions 部门@@半导体@@工艺@@@@与@@整合@@高@@级工程师王青鹏博士@@@@@@

持续的@@器件@@微缩@@导致特征尺寸变小@@，工艺@@步骤差异变大@@，工艺@@窗口也变得越来越窄@@[1]。半导体@@研发阶段的@@关键任务之一就是@@寻找@@工艺@@窗口较大的@@优秀集成@@方案@@。如果@@晶圆@@测试数据不足@@，评估不同@@集成@@方案的@@工艺@@窗口会变得困难@@。为@@克服这一不足@@，我们将举例说明如何借助虚拟@@制造评估@@ DRAM 电容器@@图@@形化@@工艺@@的@@工艺@@窗口@@。

在@@ DRAM 器件@@开发中@@@@，必须在@@硅晶圆@@上@@刻蚀@@用@@于存储电荷的@@电容孔阵列@@@@。可用@@来制造@@ 40nm 孔阵列@@的@@图@@形化@@方案@@包括极紫外@@光刻@@刻蚀@@@@、四重光刻@@刻蚀@@@@、双自对@@准双重图@@形化@@技术@@@@ (SADP)（80nm芯轴间距@@@@）和@@双自对@@准四重图@@形化@@技术@@@@ (SAQP)（160nm芯轴间距@@@@）。在@@这项研究@@中@@@@@@，我们选择了浸润式双@@ SADP 和@@ SAQP 图@@形化@@方案@@，并对@@其@@工艺@@灵敏性和@@工艺@@窗口进行了@@比@@较@@。我们为@@每个图@@形化@@方案@@@@ (SADP和@@SAQP) 建立了虚拟@@工艺@@流程@@@@（如图@@@@1），并将电容器@@孔面积作为@@电容及其@@均匀性分析的@@衡量标准@@。为@@了算出孔面积的@@变化范围@@，我们在@@@@ SEMulator3D 中@@使用@@@@结构搜索@@，寻找@@ 4×4 孔阵列@@中@@电容器@@孔面积的@@最小值@@和@@最大值@@@@，并计算出平均面积和@@面积差值@@@@。图@@2显示了@@一次@@输出结构的@@@@测量结果@@@@，其@@中@@@@确定了结构中@@孔面积的@@最小值@@和@@最大值@@@@。

图@@1：SADP和@@SAQP的@@主要工艺@@步骤@@

图@@2：最小面积与@@最大面积的@@虚拟@@测量@@结果@@@@

基于@@以上@@的@@虚拟@@流程和@@测量@@，我们使用@@@@@@ SEMulator3D 分析模块@@，进行了@@3000次@@蒙特卡罗实验@@。我们将芯轴关键尺寸和@@间隔层@@厚度@@设置为@@实验设计@@的@@输入参数@@，将平均面积和@@面积变化范围设置为@@输出参数@@。表@@1列出了@@ SADP 和@@ SAQP 工艺@@的@@输入参数值@@范围@@。虚拟@@实验设计@@结果@@帮助@@我们研究@@每项输入对@@平均面积和@@面积变化范围的@@影响@@。在@@表@@@@1中@@，MX 表@@示@@ X 方向芯轴关键尺寸@@；MY 表@@示@@ Y 方向芯轴关键尺寸@@；SPX1 表@@示@@ X 方向第一个间隔层@@厚度@@@@；SPX2 表@@示@@ X 方向第二个间隔层@@厚度@@@@；SPY1 表@@示@@ Y 方向第一个间隔层@@厚度@@@@；SPY2 表@@示@@ Y 方向第二个间隔层@@厚度@@@@。

表@@1：实验设计@@变量@@及输入范围@@

平均面积越大@@、面积变化范围越小@@，电容分布@@就越密集且均匀@@。通常认为@@@@，平均面积在@@@@900nm2至@@1100nm2之间@@，面积变化范围小于@@200nm2被定义为@@实验成功@@。在@@特定条件下@@@@，可以为@@工艺@@窗口算出成功模拟实验在@@总体实验所占比@@率@@（称为@@规格内比@@率@@），从而生成平均值@@和@@@@3-sigma（±3*标准差@@）分布@@。这个比@@率表@@示@@产生成功标准范围内平均面积和@@面积变化范围需要@@的@@输入组合比@@例@@。

为@@了最大化平均@@±3 sigma窗口中@@的@@@@实验成功次@@数@@，可以通过调整输入工艺@@参数平均值@@的@@方法@@，优化规格内比@@率@@[2]。如果@@优化后的@@规格内比@@率仍然不够高@@@@，还可以通过提高@@规格@@ (3 sigma) 要求@@，进一步对@@其@@进行优化@@。我们计算了不同@@条件下@@@@ SADP 和@@ SAQP 工艺@@的@@规格内比@@率@@。在@@ 3 sigma 分布@@相同的@@情况下@@@@，SADP 工艺@@的@@规格内比@@率@@比@@@@ SAQP 工艺@@高@@约@@10%。调整芯轴关键尺寸的@@@@ 3-sigma 规格后@@，SADP 工艺@@的@@规格内比@@率@@接近@@100%。当芯轴关键尺寸相同时@@@@，SAQP 工艺@@的@@规格内比@@率@@较低@@，表@@明@@ SAQP 工艺@@窗口需要@@进一步紧缩@@。

结论@@

在@@这项研究@@中@@@@@@，我们使用@@@@@@虚拟@@制造为@@先进@@ DRAM 结构中@@的@@@@电容器@@形成工艺@@进行了@@工艺@@窗口评估和@@优化@@。虚拟@@评估提供了明确且可量化的@@指@@导@@，帮助@@我们判断在@@先进@@ DRAM 结构中@@使用@@@@不同@@图@@形化@@方案@@的@@工艺@@难题@@。最重要的@@是@@@@，我们能在@@晶圆@@实验前@@确定每个图@@形化@@方案@@的@@最佳工艺@@目标组合和@@条件允许的@@最大工艺@@窗口@@。

参考资料@@：

1. A.J., Strojwas, 2006 IEEE International Symposium on Semiconductor Manufacturing (pp. xxiii-xxxii).

2. Q. Wang, Y. D. Chen, J. Huang, W. Liu and E. Joseph, 2020 China Semiconductor Technology International Conference (CSTIC) (pp. 1-3).

使用@@@@半大马士革工艺@@流程@@@@研究@@后段器件@@集成@@的@@工艺@@@@

judy — Thu, 19 Oct 2023 07:01:58 +0000

作者@@：半导体@@工艺@@@@与@@整合@@ (SPI) 资深工程师@@ Assawer Soussou 博士@@

1. 介绍@@

随着@@技术@@推进到@@@@1.5nm及更@@先进节点@@@@，后段器件@@集成@@将会遇到@@新的@@@@难题@@，比@@如@@需要@@降低金属@@间距@@和@@支持新的@@@@工艺@@流程@@@@。为@@了强化电阻电容性能@@、减小边缘定位@@误差@@，并实现具有挑战性的@@制造工艺@@@@，需要@@进行工艺@@调整@@。为@@应对@@这些@@挑战@@，我们尝试在@@@@1.5nm节点@@后段自对@@准图@@形化@@中@@使用@@@@半大马士革方法@@。我们在@@@@imec生产了一组新的@@@@后段器件@@集成@@掩膜版@@，以对@@单大马士革和@@双大马士革进行电性评估@@。新掩膜版的@@@@金属@@间距@@分别为@@@@14nm、16nm、18nm、20nm和@@22nm，前@@两类是@@@@1.5nm节点@@后段的@@最小目标金属@@间距@@@@，后三类用@@于工艺@@窗口评估@@。

SEMulator3D®虚拟@@制造平台可以展示下@@一代半大马士革工艺@@流程@@@@@@，并使用@@@@新掩膜版研究@@后段器件@@集成@@的@@工艺@@假设和@@挑战@@。此外@@，我们还使用@@@@@@新掩膜版模拟和@@测试了用@@于提升电阻电容性能和@@改进制造的@@额外工艺@@@@。

2. 在@@自对@@准图@@形化@@中@@使用@@@@半大马士革方法@@

使用@@@@间隙填充和@@间隔层@@去除方案@@，我们提出在@@自对@@准图@@形化@@中@@使用@@@@半大马士革方法@@@@。

间隔层@@去除方案需要@@选择性刻蚀@@工艺@@@@@@。区域选择性沉积@@@@ (ASD) 是@@填充@@LE2间隙的@@最佳沉积@@选择@@。图@@1 (a) 展示间隙填充工艺@@的@@剖面图@@@@，以及@@间隔层@@和@@@@LE1核心的@@位@@置@@。通过使用@@@@@@SEMulator3D软件@@，我们可以更@@好地研究@@间隙填充方案和@@间隔层@@去除方案会面临的@@挑战@@。

图@@1：1.5nm节点@@图@@形化@@工艺@@的@@间隙填充和@@间隔层@@去除方案@@

3. 半大马士革工艺@@流程@@@@

我们还使用@@@@@@SEMulator3D虚拟@@制造对@@半大马士革工艺@@流程@@@@进行了@@模拟@@。图@@2展示模拟出的@@工艺@@流程@@@@。使用@@@@SALELE（自对@@准光刻@@@@-刻蚀@@-光刻@@-刻蚀@@）方法对@@金属@@@@2进行了@@图@@形化@@@@，并使用@@@@极紫外@@光刻@@将其@@连接到@@金属@@@@3。之后@@，使用@@@@模拟的@@工艺@@流程@@对@@金属@@@@2图@@形化@@和@@金属@@@@2与@@金属@@@@3的@@连接进行敏感性分析@@@@。

图@@2：使用@@@@新掩膜版进行后段器件@@集成@@的@@半大马士革工艺@@流程@@@@@@

4. 工艺@@助推器@@

图@@3展示新掩膜版的@@@@工艺@@助推器@@@@。我们也使用@@@@@@SEMulator3D来模拟和@@分析这些@@掩膜版助推器的@@可行性和@@性能@@。

图@@3：掩膜版的@@@@1.5nm节点@@工艺@@助推器@@@@

5. 混合高@@度@@@@

通过定制金属@@线的@@高@@度@@@@，可以完全优化电阻电容性能@@（如图@@@@4），而金属@@线高@@度@@的@@灵活性@@可以通过刻蚀@@@@金属@@线实现@@。高@@金属@@线电阻低@@、电容高@@@@，因此@@可能适用@@于电源线和@@长信号线@@；短金属@@线电阻高@@@@、电容低@@，因此@@最有可能适用@@于信号线@@。我们使用@@@@@@SEMulator3D对@@这一概念进行了@@初步分析@@。

图@@4：为@@优化电阻电容产品@@性能进行@@的@@混合高@@度@@@@定制@@

6. 类似自对@@准的@@通孔对@@准@@(SAB)

自对@@准图@@形化@@技术@@最早被用@@于@@14nm节点@@的@@互连技术@@@@。为@@了生成有效器件@@@@，需要@@切断由这一技术@@产生的@@平行金属@@线@@。这种切断掩膜的@@边缘定位@@误差很有挑战性@@，因此@@在@@@@10nm和@@7nm节点@@开发了自对@@准区块技术@@@@，将套刻允许误差扩大到@@@@¾间距@@。边缘定位@@误差在@@@@1.5nm技术@@节点@@会更@@具挑战性@@，我们预计这一自对@@准技术@@需要@@扩展至@@通孔层@@@@。此时@@@@，我们再次@@使用@@@@@@SEMulator3D研究@@1.5nm节点@@通孔自对@@准的@@不同@@选择@@（如图@@@@5）。

图@@5：使用@@@@半大马士革自对@@准通孔以改善通孔套刻精度@@@@

7. 空气间隙@@

为@@进行大马士革工艺@@引入了空气间隙@@@@，但还需要@@额外的@@刻蚀@@步骤来去除薄层@@间介质@@。在@@直接金属@@刻蚀@@中@@@@@@，工艺@@结束时@@会沉积@@薄层@@间介质@@。沉积@@工艺@@可以在@@间距@@紧密处夹止二氧化硅@@，从而形成空气间隙@@@@。在@@模拟中@@@@，我们探索了空气间隙@@形成的@@基本模型@@@@，并计划了额外的@@模拟项目@@。在@@初始工艺@@流程@@中@@@@，我们模拟了简单的@@空气间隙@@填充@@、氧化物@@间隙填充和@@化学机械抛光@@@@ (CMP)。我们使用@@@@@@SEMulator3D模拟了这一工艺@@流程@@@@（如图@@@@6）。

图@@6：空气间隙@@工艺@@形成模拟@@

8. 高@@深宽比@@金属@@线@@

在@@传统的@@大马士革工艺@@中@@@@，深宽比@@通常限于@@2左@@右@@@@。超过这个深宽比@@@@，就很难在@@不形成空隙的@@情况下@@沉积@@金属@@线了@@。直接金属@@刻蚀@@中@@@@，金属@@高@@度@@受限于刻蚀@@工艺@@@@@@，深宽比@@可以达到@@甚至@@超过@@5。因为@@@@电阻随着@@尺寸的@@减小@@而增加@@，这对@@于先进节点@@来说是@@很重要的@@工艺@@助推器@@@@。增加金属@@高@@度@@是@@持续电阻微缩@@的@@重要方法@@。直接金属@@刻蚀@@工艺@@@@的@@关键挑战是@@减少刻蚀@@过程中@@的@@@@硬掩膜消耗@@。我们使用@@@@@@SEMulator3D对@@这一挑战进行了@@建模@@。

9. 混合金属@@化@@@@

为@@了减少总电阻@@，可以为@@金属@@线和@@通孔使用@@@@不同@@的@@金属@@@@。imec正在@@研究@@中@@@@对@@这一方面进行探索@@。

10. 结论@@

我们使用@@@@@@SEMulator3D定义和@@模拟@@1.5nm及更@@先进节点@@@@的@@后段工艺@@流程@@@@。基于@@这些@@模拟结果@@@@，我们建立了新掩膜版的@@@@设计规则@@。使用@@@@模拟推荐的@@工艺@@流程@@@@，我们成功试产了掩膜版@@。SEMulator3D模拟出性能助推器的@@原始概念后@@，我们也在@@硅片上@@对@@完全自对@@准通孔@@@@、高@@深宽比@@金属@@线@@和@@空气间隙@@等工艺@@助推器@@进行了@@演示@@。这些@@模拟结果@@有助于@@imec先进节点@@领域@@的@@研究@@@@，并作用@@于硅芯片这个终端产品@@上@@@@。

鸣谢@@

感谢@@Martin O'Toole和@@imec向泛林集团@@分享这项研究@@@@。该研究@@得到@@了@@IT2 ECSEL Joint Undertaking的@@支持@@。

3D DRAM时@@代@@即将到@@来@@，泛林集团@@这样构想@@3D DRAM的@@未来@@架构@@@@

judy — Thu, 03 Aug 2023 06:39:06 +0000

作者@@：泛林集团@@ Semiverse Solutions 部门@@ SEMulator3D®应用@@工程总监@@Benjamin Vincent

动态随机存取存储器@@ (DRAM) 是@@一种集成@@电路@@，目前@@@@广泛应用@@于需要@@低成本和@@高@@容量内存的@@数字电子设备@@，如现代计算机@@、显卡@@、便携式设备和@@游戏机@@。

技术@@进步驱动了@@DRAM的@@微缩@@@@，随着@@技术@@在@@节点@@间迭代@@，芯片整体面积不断缩小@@。DRAM也紧随@@NAND的@@步伐@@，向三维发展@@，以提高@@单位@@面积的@@存储单元数量@@。（NAND指@@“NOT AND”，意为@@进行与@@非逻辑运算的@@电路单元@@。）

这一趋势有利于整个行业的@@发展@@，因为@@@@它能推动存储器技术@@的@@突破@@，而且每平方微米存储单元数量的@@增加意味着生产成本的@@降低@@。

DRAM技术@@的@@不断微缩@@正推动向使用@@@@水平@@电容器@@堆叠@@的@@三维器件@@结构的@@@@发展@@。

行业由@@2D DRAM发展到@@@@3D DRAM预计需要@@多长时@@间@@？以目前@@@@的@@技术@@能力来看@@，需要@@5到@@8年@@。与@@半导体@@行业的@@许多进步一样@@，下@@一阶段始于计划@@。或@@者说@@，在@@DRAM领域@@，下@@一阶段始于架构@@@@。

泛林集团@@正在@@使用@@@@@@SEMulator3D®计算机仿真软件@@构想@@3D DRAM的@@架构@@@@，来探索@@DRAM的@@未来@@。SEMulator3D®计算机仿真软件@@通常通过模拟实际晶圆@@制造的@@过程来虚拟@@加工半导体@@器件@@@@。以下@@@@是@@我们对@@@@3D DRAM架构@@的@@设想@@，涉及六个方面@@：

微缩@@问题@@

DRAM单元电路由一个晶体管@@和@@一个电容器@@组成@@。晶体管@@负责传输电流@@@@，使信息@@（位@@）能够被写入或@@读取@@，而电容器@@则用@@于存储位@@@@。

DRAM结构由被称为@@@@“位@@线@@(BL)”的@@导电材料@@/结构组成@@，位@@线@@提供注入晶体管@@的@@载流子@@（电流@@）。晶体管@@就像一个闸门@@，可以打开@@（接通@@）或@@关闭@@（断开@@），以保持或@@停止电流@@在@@器件@@内的@@流动@@。这种栅极状态由施加在@@被称为@@@@“字线@@(WL)”的@@接触导电结构上@@的@@电压偏置来定义@@。如果@@晶体管@@导通@@，电流@@将流过晶体管@@到@@达电容器@@@@，并存储在@@电容器@@中@@@@。

电容器@@需要@@有较高@@的@@深宽比@@@@@@，这意味着它的@@高@@度@@远大于宽度@@@@。在@@一些早期的@@@@DRAM中@@，电容器@@的@@有源区被嵌入到@@硅衬底中@@@@。在@@最近@@几代@@DRAM中@@，电容器@@则是@@在@@晶体管@@顶部进行加工@@。

一个区域内可存储的@@位@@数或@@者说@@单位@@存储单元的@@平均面积对@@微缩@@至@@关重要@@。目前@@@@（见上@@图@@@@@@D1z），每个存储单元的@@面积约为@@@@20.4E-4µm2。很快@@，通过增高@@电容器@@减小面积以提高@@位@@密度@@@@（即进一步减小单位@@存储单元面积@@）的@@方法将变得不可行@@，因为@@@@用@@于电容器@@制造的@@刻蚀@@和@@沉积@@工艺@@无法处理极端@@（高@@）的@@深宽比@@@@。

上@@图@@@@显示@@，半导体@@行业预计能够在@@单位@@存储单元面积达到@@约@@10.4E-4µm2前@@（也就是@@大约@@5年@@后@@）维持@@2D DRAM架构@@。之后@@，空间不足将成为@@问题@@，这很可能提升对@@垂直架构@@也就是@@@@3D DRAM的@@需求@@。

堆叠@@挑战@@

为@@了推进@@DRAM微缩@@，很自然地需要@@将@@2D DRAM组件侧放并堆叠@@起来@@。但这面临几个难题@@：

水平@@方向需要@@横向刻蚀@@@@，但由于凹槽尺寸差异很大@@，横向刻蚀@@非常困难@@。

在@@堆栈刻蚀@@和@@填充工艺@@中@@需要@@使用@@@@不同@@的@@材料@@，这给制造带来了困难@@。

连接不同@@@@3D组件时@@存在@@集成@@难题@@。

最后@@，为@@了让这一方案更@@具竞争力@@，需要@@缩短电容器@@@@(Cap)的@@长度@@@@@@（电容器@@的@@长度@@@@@@不能和@@高@@度@@一样@@）并进行堆叠@@@@，以提升单位@@面积的@@存储单元数量@@。

2D DRAM架构@@垂直定向视图@@@@（左@@图@@@@）。将其@@翻转并将结构堆叠@@在@@一起@@（右@@图@@@@）的@@做法不可行的@@主要原因是@@需要@@刻蚀@@横向空腔@@，并将其@@以不同@@的@@横向深度@@填充到@@硅有源区中@@@@。

想象一下@@@@，上@@图@@@@表@@示@@的@@结构不变@@，将其@@顺时@@针旋转@@90度@@，结构将处于自上@@而下@@的@@视图@@中@@@@。在@@这个方向上@@@@，可以堆叠@@纳米薄片@@。但同样@@，这种情况下@@@@，原始设计显示的@@区域非常密集@@，因此@@位@@线@@和@@电容器@@需要@@自上@@而下@@地进行工艺@@处理@@，并且距离很近@@。要实现这种方向的@@堆叠@@@@ (3D)，需要@@重新设计架构@@@@。

重新构想的@@架构@@@@@@

我们的@@团队使用@@@@泛林集团@@@@SEMulator3D进行了@@几处更@@改@@，在@@减小硅区域的@@同时@@为@@电容器@@的@@工艺@@处理提供更@@多空间@@，从而缩小纳米薄片的@@面积@@。

首先@@，我们将位@@线@@移到@@了纳米薄片的@@另一侧@@，使电流@@通过晶体管@@栅极穿过整个纳米薄片@@，这能够从总体上@@增加电容器@@工艺@@处理的@@空间@@，并减小硅区域的@@面积@@。

其@@次@@@@，我们引入栅极全包围@@晶体管@@@@，以进一步缩小硅有源区@@。此外@@，我们还将曾经又窄又高@@的@@电容器@@变得又短又宽@@。之所以能够做到@@这一点@@，是@@因为@@@@把位@@线@@移到@@架构@@的@@中@@心@@，从而获得了更@@多空间@@。

最后@@，我们通过在@@位@@线@@接触点两侧放置晶体管@@@@/电容器@@的@@方式增加每个位@@线@@接触点的@@晶体管@@@@/电容器@@数量@@（没有理由将每条位@@线@@的@@晶体管@@数量限制在@@两个以内@@）。之后@@，就可以堆叠@@这种重新配置@@（如上@@图@@@@自上@@而下@@的@@视图@@所示@@@@）的@@纳米薄片了@@。

堆叠@@3D DRAM的@@第一次@@@@迭代有@@28层@@高@@@@（上@@图@@@@），将比@@现在@@的@@@@D1z高@@两个节点@@@@（单位@@存储单元面积约@@13E-4µm2）。当然@@，层@@数越多@@，位@@数越多@@，密度@@也就越大@@。

创新连接@@

3D DRAM的@@新架构@@只是@@一个开始@@。除了配置之外@@，还必须就金属@@化@@和@@连接性做出改变@@。

我们在@@@@设计中@@提出了几种新的@@@@方法来促使电流@@通过中@@央的@@位@@线@@堆叠@@@@，包括连接各层@@的@@水平@@@@MIM（金属@@－绝缘层@@@@－金属@@）电容器@@阵列@@@@，以及@@将栅极包裹在@@硅晶体@@管@@周围@@（栅极全包围@@）。其@@原理是@@@@，当电流@@通过时@@@@，只有目标位@@线@@@@（层@@）被激活@@。在@@被激活@@的@@层@@中@@@@，电流@@可以连接到@@正确的@@晶体管@@@@。

28层@@3D纳米薄片的@@关键组件包括@@：

一叠栅极全包围@@纳米薄片硅晶体@@管@@@@

两排晶体管@@之间@@的@@位@@线@@层@@@@

24 个垂直字线@@@@

位@@线@@层@@和@@晶体管@@之间@@@@、晶体管@@和@@电容器@@之间@@的@@互连@@

水平@@MIM（金属@@－绝缘层@@@@－金属@@）电容器@@阵列@@@@

通孔阵列@@@@

为@@了避免@@3D NAND中@@使用@@@@的@@台阶式结构的@@@@局限性@@，我们建议引入穿过硅堆栈层@@且可以在@@特定层@@停止@@（每层@@一个通孔@@）的@@通孔阵列@@@@结构@@，将接触点置于存储单元内部@@。沟槽制作完成后@@，我们引入只存在@@于侧墙的@@隔离层@@@@。

高@@沟槽用@@于引入刻蚀@@介质以去除硅@@，然后在@@空沟槽中@@引入导电金属@@@@。其@@结果@@是@@@@，顶部的@@每个方格@@（下@@面最后@@三张图@@片中@@的@@@@浅绿色@@和@@紫色@@方框@@）只与@@下@@面的@@一层@@连接@@。

位@@线@@接触图@@形化@@@@

工艺@@要求@@@@

这一虚拟@@工艺@@中@@涉及到@@的@@几个模块需要@@独特且创新的@@@@工艺@@@@。迄今为@@止@@，对@@于此类路径的@@探索@@，变量@@都是@@通过物理测试发现和@@完善的@@@@。使用@@@@Semulator3D，我们可以实现对@@这些@@参数的@@虚拟@@优化调整@@。

我们的@@实验使工艺@@要求@@@@方面对@@规格的@@要求@@非常严格@@。刻蚀@@和@@沉积@@专家可能会对@@我们的@@模型@@要求@@感到@@震惊@@：例如@@，在@@我们的@@架构@@@@中@@@@，需要@@刻蚀@@和@@填充关键尺寸为@@@@30nm、深度@@为@@@@2µm的@@沟槽@@。

3D DRAM是@@一种前@@沿设计@@，要求@@采用@@从未见过或@@尝试过的@@工艺@@和@@设计@@，这是@@从概念走向原型的@@唯一途径@@。我们可以进一步推进实验@@，以了解不同@@晶圆@@之间@@的@@工艺@@差异@@。

未来趋势@@

3D DRAM技术@@有望成为@@推动@@DRAM微缩@@的@@关键因素@@。单位@@存储单元面积和@@电容器@@尺寸@@（长度@@@@）之间@@的@@适当平衡需要@@通过各种工艺@@@@/设计优化来确定@@，就如上@@述的@@这些@@方案@@。

通过虚拟@@加工新架构@@设计的@@原型@@，测试不同@@存储密度@@下@@的@@不同@@@@DRAM设计方案@@，并为@@可以帮助@@制造未经测试器件@@技术@@的@@单位@@工艺@@提升规格要求@@@@，SEMulator3D可以在@@制造中@@发挥重要作用@@@@。

这项研究@@是@@未来技术@@评估的@@起点@@，有助于确定详细的@@工艺@@和@@设备规格要求@@@@、可制造性和@@良率分析@@，并因此@@助力工艺@@可用@@性和@@变异性@@、技术@@性能以及@@面积和@@成本方面的@@分析@@。

文章来源@@：泛林集团@@

泛林集团@@推出全球@@首个晶圆@@边缘沉积@@解决方案以提高@@芯片良率@@

judy — Thu, 29 Jun 2023 02:08:17 +0000

近日@@，泛林集团@@推出了@@Coronus DX产品@@，这是@@业界首个晶圆@@边缘沉积@@解决方案@@，旨在@@更@@好地应对@@下@@一代逻辑@@、3D NAND和@@先进封装应用@@中@@@@的@@关键制造挑战@@。随着@@半导体@@芯片关键尺寸的@@不断缩小@@，其@@制造变得越来越复杂@@，在@@硅晶圆@@上@@构建纳米级器件@@需要@@数百个工艺@@步骤@@。仅需一个工艺@@步骤@@，Coronus DX可在@@晶圆@@边缘的@@两侧沉积@@一层@@专有的@@保护膜@@，有助于防止在@@先进半导体@@制造过程中@@经常发生的@@缺陷和@@损坏@@。这一强大的@@保护技术@@提高@@了良率@@，并使芯片制造商能够实施新的@@@@前@@沿工艺@@来生产下@@一代芯片@@。Coronus DX是@@Coronus®产品@@系列的@@最新成员@@，扩大了泛林集团@@在@@晶圆@@边缘技术@@领域@@的@@领先地位@@@@。

“在@@3D芯片制造时@@代@@@@，生产复杂且成本高@@昂@@。基于@@泛林集团@@在@@晶圆@@边缘创新方面的@@专长@@，Coronus DX有助于实现更@@可预测的@@制造并大幅提高@@良率@@@@，为@@以前@@不可行的@@先进逻辑@@、封装和@@@@3D NAND生产工艺@@得以采用@@铺平道路@@。”——泛林集团@@全球@@产品@@事业部高@@级副总裁@@Sesha Varadarajan

沉积@@在@@工艺@@集成@@过程中@@增加了关键保护@@

与@@Coronus晶圆@@边缘刻蚀@@技术@@互补@@，Coronus DX使新的@@@@器件@@架构@@成为@@现实@@，这对@@于芯片制造商来说是@@颠覆性的@@@@。重复叠加的@@薄膜层@@会导致残留物和@@粗糙度@@沿着晶圆@@边缘积聚@@，并且它们可能会剥落@@、漂移到@@其@@它区域并产生导致器件@@失效的@@缺陷@@。比@@如@@：

在@@3D封装应用@@中@@@@，来自生产线后端的@@材料可能会迁移@@，并在@@之后@@的@@工艺@@中@@成为@@污染源@@。晶圆@@的@@塌边会影响晶圆@@键合的@@质量@@。

3D NAND制造中@@的@@@@长时@@间湿法刻蚀@@工艺@@@@可能会导致边缘处衬底的@@严重损坏@@。

当这些@@缺陷不能被刻蚀@@掉时@@@@，Coronus DX会在@@晶圆@@边缘沉积@@一层@@薄的@@电介质保护层@@@@。这种精确和@@可调整的@@沉积@@有助于解决这些@@可能影响半导体@@质量的@@常见问题@@。

CEA-Leti半导体@@平台部门@@负责人@@Anne Roule表@@示@@：

“CEA-Leti运用@@其@@在@@创新@@、可持续技术@@解决方案@@方面的@@专业知识@@，帮助@@泛林集团@@应对@@先进@@半导体@@制造方面的@@关键挑战@@。通过简化@@3D集成@@，Coronus DX大幅提高@@良率@@，使芯片制造商能够采用@@突破性的@@生产工艺@@@@。”

专有工艺@@推动良率提升@@

Coronus DX采用@@了一流的@@精确晶圆@@中@@心定位@@和@@工艺@@控制@@@@，包括内置@@量测模块@@，以确保工艺@@的@@一致性和@@可重复性@@。Coronus产品@@逐步提高@@了晶圆@@良率@@，每个刻蚀@@或@@沉积@@步骤提高@@@@0.2%至@@0.5%的@@良率@@，这可以使整个晶圆@@生产流程的@@良率@@提高@@@@5%。每月加工超过@@100,000片晶圆@@的@@制造商在@@一年@@中@@可通过@@Coronus提高@@芯片产量达数百万@@——价值@@数百万美元@@。

各大芯片制造商都使用@@@@了@@Coronus

Coronus产品@@系列于@@2007年@@首次@@推出@@，被各大半导体@@制造商使用@@@@@@，在@@全球@@范围内安装了数千个腔体@@。泛林集团@@的@@@@Coronus产品@@系列是@@业界首个经过大规模生产验证的@@晶圆@@边缘技术@@@@。其@@Coronus和@@Coronus HP解决方案是@@刻蚀@@产品@@@@，旨在@@通过去除边缘层@@来防止缺陷@@。Coronus解决方案被用@@于制造逻辑@@、内存和@@特色工艺@@器件@@@@，包括领先的@@@@3D器件@@。Coronus DX目前@@@@已在@@全球@@领先的@@客户晶圆@@厂中@@用@@于大批量制造@@。

Kioxia Corporation内存工艺@@技术@@执行官@@Hideshi Miyajima博士@@表@@示@@@@：

“通过晶圆@@边缘技术@@等领域@@的@@进步提高@@生产工艺@@的@@质量@@，对@@于我们向客户大规模提供下@@一代闪存产品@@至@@关重要@@。我们期待继续与@@泛林集团@@及其@@@@Coronus解决方案合作@@，以实现领先的@@晶圆@@生产@@。”

了解有关泛林集团@@与@@@@CEA-Leti进行的@@晶圆@@边缘沉积@@研究@@的@@更@@多信息@@：https://newsroom.lamresearch.com/media-center

线边缘粗糙度@@@@(LER)如何影响先进节点@@上@@半导体@@的@@性能@@？

judy — Mon, 12 Jun 2023 02:38:05 +0000

作者@@：Coventor（泛林集团@@旗下@@公司@@@@）半导体@@工艺@@@@与@@整合@@团队成员@@Yu De Chen

原文链接@@：https://www.coventor.com/blog/how-does-line-edge-roughness-ler-affect-se...

介绍@@

由后段制程@@@@(BEOL)金属@@线寄生电阻电容@@(RC)造成的@@延迟已成为@@限制先进节点@@芯片性能的@@主要因素@@[1]。减小金属@@线间距@@需要@@更@@窄的@@线关键尺寸@@(CD)和@@线间隔@@，这会导致更@@高@@的@@金属@@线电阻和@@线间电容@@。图@@1对@@此进行了@@示意@@，模拟了不同@@后段制程@@金属@@的@@线电阻和@@线关键尺寸之间@@的@@关系@@。即使没有线边缘粗糙度@@@@@@(LER)，该图@@也显示电阻会随着@@线宽缩小呈指@@数级增长@@[2]。为@@缓解此问题@@，需要@@在@@更@@小的@@节点@@上@@对@@金属@@线关键尺寸进行优化并选择合适的@@金属@@材料@@。

除此之外@@，线边缘粗糙度@@@@也是@@影响电子表@@面散射和@@金属@@线电阻率的@@重要因素@@。图@@1(b)是@@典逻辑@@5nm后段制程@@M2线的@@扫描电镜照片@@，可以看到@@明显的@@边缘粗糙度@@@@。最近@@，我们使用@@@@@@虚拟@@工艺@@建模@@@@，通过改变@@粗糙度@@振幅@@(RMS)、相关长度@@@@@@、所用@@材料和@@金属@@线关键尺寸@@，研究@@了线边缘粗糙度@@@@对@@线电阻的@@影响@@。

图@@1：(a) 线电阻与@@线关键尺寸的@@关系@@；(b) 5nm M2的@@扫描电镜俯视图@@@@（图@@片来源@@：TechInsights）

实验设计@@与@@执行@@

在@@晶圆@@厂里@@，通过改变@@线关键尺寸和@@金属@@来进行线边缘粗糙度@@@@变化实验很困难@@，也需要@@花费很多时@@间和@@金钱@@。由于光刻@@和@@刻蚀@@@@工艺@@@@的@@变化和@@限制@@，在@@硅晶圆@@上@@控制线边缘粗糙度@@@@也很困难@@。因此@@，虚拟@@制造也许是@@一个更@@直接和@@有效的@@方法@@，因为@@@@它可以@@“虚拟@@地@@”生成具有特定线边缘粗糙度@@@@的@@金属@@线结构@@，进而计算出相应显粗糙度@@条件下@@金属@@的@@电阻率@@。

图@@2(a)显示了@@使用@@@@虚拟@@半导体@@建模平台@@ (SEMulator3D®) 模拟金属@@线边缘粗糙度@@@@的@@版图@@设计@@@@。图@@2(b)和@@2(c)显示了@@最终的@@虚拟@@制造结构及其@@模拟线边缘粗糙度@@@@的@@俯视图@@和@@横截面图@@@@。通过设置具体的@@粗糙度@@振幅@@(RMS)和@@相关长度@@@@@@@@（噪声频率@@）值@@，可以在@@虚拟@@制造的@@光刻@@步骤中@@直接修改线边缘粗糙度@@@@@@。图@@2(d)显示了@@不同@@线边缘粗糙度@@@@条件的@@简单实验@@。图@@中@@不同@@@@RMS振幅和@@相关长度@@@@@@@@设置条件下@@@@，金属@@的@@线边缘展示出了不同@@的@@粗糙度@@@@。这些@@数据由@@SEMulator3D的@@虚拟@@实验仿真生成@@。为@@了系统地研究@@不同@@的@@关键尺寸和@@材料及线边缘粗糙度@@@@对@@金属@@线电阻的@@影响@@，使用@@@@了表@@@@1所示@@的@@实验条件进行结构建模@@，然后从相应结构中@@提取相应条件下@@的@@金属@@线电阻@@。需要@@说明的@@是@@@@，为@@了使实验更@@为@@简单@@，模拟这些@@结构时@@没有将内衬材料纳入考虑@@。

图@@2：(a) 版图@@设计@@；(b) 生成的@@典型金属@@线俯视图@@@@；(c) 金属@@线的@@横截面图@@@@；(d) 不同@@RMS和@@相关长度@@@@@@@@下@@的@@线边缘粗糙度@@@@状态@@

表@@1: 实验设计@@分割条件@@

实验设计@@结果@@与@@分析@@

为@@了探究线边缘粗糙度@@@@对@@金属@@线电阻的@@影响@@，用@@表@@@@1所示@@条件完成了@@约@@1000次@@虚拟@@@@实验设计@@@@。从这些@@实验中@@@@，我们了解到@@@@：

1. 当相关长度@@@@@@较小且存在@@高@@频噪声时@@@@，电阻受到@@线边缘粗糙度@@@@的@@影响较大@@。
2. 线关键尺寸较小时@@@@，电阻受线边缘粗糙度@@@@@@RMS振幅和@@相关长度@@@@@@@@的@@影响@@。
3. 在@@所有线关键尺寸和@@线边缘粗糙度@@@@条件下@@@@，应选择特定的@@金属@@来获得最低的@@绝对@@电阻值@@@@。

结论@@

由于线边缘粗糙度@@@@对@@较小金属@@线关键尺寸下@@的@@电阻有较大影响@@，线边缘粗糙度@@@@控制在@@先进节点@@将变得越来越重要@@。在@@工艺@@建模分割实验中@@@@，我们通过改变@@金属@@线关键尺寸和@@金属@@线材料研究@@了线边缘粗糙度@@@@对@@金属@@线电阻的@@影响@@。

在@@EUV（极紫外@@）光刻@@中@@@@，由于大多数@@EUV设备测试成本高@@且能量密度@@低@@，关键尺寸均匀性和@@线边缘粗糙度@@@@可能会比@@较麻烦@@。在@@这种情况下@@@@@@，可能需要@@对@@光刻@@显影进行改进@@，以尽量降低线边缘粗糙度@@@@@@。这些@@修改可以进行虚拟@@测试@@，以降低显影成本@@。新的@@@@EUV光刻@@胶方法@@（例如@@泛林集团@@的@@@@干膜光刻@@胶技术@@@@）也可能有助于在@@较低的@@@@EUV曝光量下@@降低线边缘粗糙度@@@@@@。

在@@先进节点@@上@@@@，需要@@合适的@@金属@@线材料选择@@、关键尺寸优化和@@光刻@@胶显影改进来减小线边缘粗糙度@@@@@@，进而减少由于电子表@@面散射引起的@@线电阻升高@@@@。未来的@@节点@@上@@可能还需要@@额外的@@线边缘粗糙度@@@@改进工艺@@@@（光刻@@后@@）来减少线边缘粗糙度@@@@引起的@@电阻@@。

参考资料@@：

[1] Chen, H. C., Fan, S. C., Lin, J. H., Cheng, Y. L., Jeng, S. P., & Wu, C. M. (2004). The impact of scaling on metal thickness for advanced back end of line interconnects. Thin solid films, 469, 487-490.

[2] van der Veen, M. H., Heyler, N., Pedreira, O. V., Ciofi, I., Decoster, S., Gonzalez, V. V., … & Tőkei, Z. (2018, June). Damascene benchmark of Ru, Co and Cu in scaled dimensions. In 2018 IEEE International Interconnect Technology Conference (IITC) (pp. 172-174). IEEE.

[3] Techinsights TSMC 5nm logic tear down report.

[4] http://www.coventor.com/products/semulator3d

3D时@@代@@值@@得关注的@@趋势@@

judy — Thu, 01 Jun 2023 07:29:04 +0000

作者@@：泛林集团@@公司@@副总裁兼电介质原子层@@沉积@@产品@@总经理@@ Aaron Fellis

随着@@电子设备精密化@@，人们愈发要求@@半导体@@技术@@能以更@@低的@@成本实现更@@优的@@性能和@@更@@大的@@容量@@。这些@@趋势推动了半导体@@技术@@的@@重大进步@@，在@@过去十年@@中@@@@2D NAND逐渐过渡到@@@@3D NAND。

逻辑领域@@的@@@@3D过渡也已经开始@@，FinFET（鳍式场效应晶体管@@@@）技术@@让位@@于全包围栅极@@ (GAA) 晶体管@@和@@互补场效应晶体管@@@@ (CFET) 架构@@展示出极大优势@@。许多人期待着动态随机存储器@@ (DRAM) 也能在@@未来跟进@@。然而@@，在@@3D时@@代@@，半导体@@微缩@@非常困难@@：芯片制造商需应对@@每一个新节点@@上@@不断提升的@@复杂性@@，同时@@面临兼顾提升晶体管@@密度@@和@@降低功耗的@@挑战@@。

制造方法和@@技术@@的@@持续进步对@@于实现并进一步推动下@@一代@@GAA晶体管@@、DRAM架构@@和@@@@3D NAND器件@@（目前@@@@已包含@@200多层@@@@）的@@微缩@@@@至@@关重要@@。为@@了制造具有纳米级精度@@和@@成本结构合适的@@芯片@@，像泛林集团@@这样的@@晶圆@@制造设备商需要@@推动等离子体物理学@@、材料工程和@@数据科学的@@发展边界@@，以提供所需的@@设备解决方案@@。利用@@@@数据的@@力量是@@将这些@@技术@@投入生产的@@突破点@@。我们正在@@从我们的@@设备中@@收集更@@丰富的@@数据@@，并使用@@@@更@@先进的@@数据科学技术@@将其@@转化为@@可在@@数百万个晶圆@@上@@重复的@@工艺@@@@。

半导体@@行业在@@应对@@@@3D时@@代@@的@@挑战时@@@@，有五个值@@得关注的@@潜在@@趋势@@。

1.多功能@@工艺@@腔室将刻蚀@@和@@沉积@@更@@紧密地结合在@@一起以实现大批量生产@@

随着@@薄膜变得更@@加复杂和@@精细@@，以及@@纵向和@@横向填充和@@去除的@@要求@@增加@@，芯片制造工艺@@必须不断发展@@，以经济可行的@@方式满足一系列要求@@@@。在@@单个@@工艺@@腔室中@@实现多种功能@@可能是@@一个有效途径@@，它需要@@整合不同@@的@@沉积@@或@@刻蚀@@技术@@来处理@@3D结构的@@@@需求@@，甚至@@需要@@同时@@整合沉积@@和@@刻蚀@@@@技术@@@@，以更@@好地覆盖@@3D外形和@@原位@@修复工艺@@@@。在@@最具挑战性的@@大批量生产中@@@@，这个方法或@@许可以加速可靠薄膜的@@创建@@。

2. 更@@先进的@@逻辑芯片需要@@更@@先进的@@互连金属@@@@

钨和@@氧化钨已经开始在@@一些逻辑互连中@@取代大马士革铜@@。随着@@3D时@@代@@的@@微缩@@@@持续@@，晶圆@@制造技术@@正在@@扩展常用@@金属@@的@@边界@@，以降低电阻和@@功耗@@，并减少信号损失@@。为@@了后端的@@应用@@@@，人们也在@@不断探索钼等替代金属@@@@。

3. 小芯片集成@@将推进微缩@@以延续摩尔定律@@

随着@@硅的@@微缩@@@@成本越来越高@@@@，在@@技术@@节点@@间保持和@@以前@@一样的@@开发时@@间也变得更@@具有挑战性@@。芯片制造商正在@@采用@@基于@@小芯片的@@解决方案@@，以实现硅以外的@@微缩@@@@@@。封装在@@推进系统级封装集成@@和@@延续摩尔定律方面起着重要作用@@@@。

硅通孔刻蚀@@和@@电镀解决方案在@@先进封装解决方案的@@高@@深宽比@@集成@@中@@至@@关重要@@。为@@了满足下@@一级互连的@@要求@@@@，也需要@@新的@@@@基于@@基板的@@方法@@。泛林集团@@通过对@@@@SEMSYSCO的@@收购@@，扩大了集团封装产品@@的@@组合@@，为@@小芯片间或@@小芯片和@@基板间的@@异构集成@@带来了创新的@@@@清洁和@@电镀技术@@@@。

4. 数据洞察将提高@@运营效率@@

基于@@人工智能的@@预测性建模技术@@正在@@加快产品@@的@@研发@@，并使芯片制造商能够更@@快地进入制造阶段@@，同时@@为@@设备和@@工艺@@开发商带来新的@@@@洞察和@@更@@高@@的@@效率@@。数据也日渐成为@@制造工艺@@中@@的@@@@关键资源@@。腔室内的@@传感器可以监测设备的@@一致性并帮助@@快速检测问题@@。例如@@，泛林集团@@开创性的@@自感知@@Sense.i®平台能将数据智能与@@先进的@@等离子体刻蚀@@技术@@结合在@@一个紧凑的@@高@@密度@@架构@@中@@@@，以提供高@@生产率的@@工艺@@性能@@。

在@@泛林集团@@@@Equipment Intelligence®（设备智能@@）技术@@的@@支持@@下@@@@，Sense.i平台能提供继续推进均匀性和@@刻蚀@@@@轮廓控制所需的@@关键刻蚀@@技术@@@@，以实现良率最优化并降低晶圆@@成本@@。Sense.i使半导体@@制造商能够捕捉并分析数据@@，包括图@@形识别@@，并指@@定改进措施@@。Sense.i还具有自主校准和@@维护功能@@@@，可减少停机和@@劳动力成本@@，同时@@提供机器学习算法@@，使设备能够自适应@@、以最大限度@@减少工艺@@变化并提高@@晶圆@@产量@@。

5. 可持续的@@创新将带来用@@料更@@少的@@高@@性能芯片@@

正如泛林集团@@在@@@@2021年@@所提出的@@目标@@：到@@2030年@@100%使用@@@@可再生能源@@，到@@2050年@@实现零碳排放@@，以及@@2022年@@SEMI全球@@半导体@@气候联盟的@@成立所表@@明@@的@@那样@@，人们越来越关注可持续发展@@。许多芯片制造商正在@@寻找@@制造设备和@@技术@@@@，在@@提供合适的@@性能和@@成本结构的@@@@同时@@@@，支持其@@实现降低功耗和@@减少用@@料的@@长期目标@@。

结论@@

精密的@@电子设备需要@@日益先进的@@半导体@@技术@@@@，其@@不断增长正挑战着晶圆@@制造设备商和@@芯片制造商在@@@@3D时@@代@@不断创新现有的@@方法和@@材料@@。持续的@@合作@@、创新和@@新的@@@@突破需要@@采用@@新的@@@@方法并利用@@@@丰富的@@数据@@，将会是@@推动进步和@@可持续制造以实现前@@沿技术@@的@@关键@@。

本文转载自@@：泛林集团@@微信公众号@@

元宇宙@@的@@实现需要@@哪些@@MEMS技术@@

judy — Tue, 16 May 2023 09:22:11 +0000

作者@@：Coventor（泛林集团@@旗下@@公司@@@@）全球@@MEMS业务运营及欧洲技术@@总监@@Gerold Schröpfer 博士@@

原文链接@@：https://www.coventor.com/blog/an-explanation-of-the-metaverse-and-5-mems...

下@@一波通信和@@社会技术@@将超越@@2D屏幕@@，向依靠增强现实和@@虚拟@@现实@@的@@沉浸式体验方向发展@@，这个新平台也就是@@我们所说的@@@@“元宇宙@@”。元宇宙@@是@@@@Meta®的@@愿景@@，即与@@真实的@@物理世界连接的@@虚拟@@世界互连网@@络@@。虽然大家都在@@热议元宇宙@@@@，但多数人对@@元宇宙@@的@@功能@@和@@实现方式仍处于雾里看花的@@阶段@@。对@@于一部分人来说@@，电影@@《头号玩家@@》里所构想的@@世界就是@@他们对@@于@@“元宇宙@@”的@@认知@@。

元宇宙@@的@@应用@@@@

许多人对@@元宇宙@@的@@普遍应用@@持怀疑态度@@@@。但几乎每个人都可以列举出与@@元宇宙@@相关@@、或@@者元宇宙@@驱动的@@技术@@创新如何赋能生活中@@其@@他领域@@的@@具体例子@@。游戏可能是@@元宇宙@@最明显的@@应用@@案例@@。除此之外@@，元宇宙@@还可以帮助@@行动不便的@@人群@@（实际上@@是@@任何人@@）无需离开家中@@即可实现异地旅行@@；借助增强现实@@ (AR) 眼镜@@中@@的@@@@自主内置@@摄像头@@，你可以专心享受现场音乐会@@，不必分心进行活动录像@@。元宇宙@@的@@其@@他应用@@还包括恶劣工业环境中@@的@@@@远程机器维护@@、远程学习或@@涉及远程手术的@@远程医疗@@。总而言之@@，没有做不到@@的@@@@，只有想不到@@的@@@@。

2018年@@电影@@@@《头号玩家@@》（图@@片来源@@：华纳兄弟影业@@）

元宇宙@@及用@@户界面@@需求@@

元宇宙@@可以被看作是@@一个高@@度@@沉浸式的@@网@@络@@，用@@户可以在@@里面访问基于@@@@AR和@@VR（虚拟@@现实@@）的@@环境@@。AR包括一系列将从根本上@@改变我们与@@周围环境互动方式的@@技术@@@@，它意味着物理世界与@@数字世界的@@融合所带来的@@丰富且崭新的@@@@情景感知环境@@。AR和@@VR将推动下@@一代计算的@@发展@@，并不断拉近计算机与@@人的@@距离@@，以至@@于似乎感觉不到@@两者之间@@的@@边界@@。要实现这一目标@@，需要@@大量的@@技术@@创新@@：从能够无缝结合彼此无法区分的@@真实与@@虚拟@@内容的@@显示器@@，到@@理解用@@户意图@@的@@无障碍输入设备@@，所需的@@创新可谓巨大@@[1]。

实现这个新世界的@@先决条件是@@让@@AR眼镜@@（或@@其@@他具有可市场化外形的@@@@AR界面@@）等合适的@@用@@户界面@@成为@@可能@@。而获得全面@@AR体验的@@最大挑战之一是@@这些@@新用@@户界面@@的@@性能和@@外形@@，因为@@@@它们中@@很多都需要@@自定义的@@硅芯片来满足用@@户界面@@的@@尺寸和@@性能要求@@@@[2]。

MEMS技术@@与@@元宇宙@@@@

Yole Development[3]表@@示@@，这些@@AR和@@VR需求将在@@@@2030年@@之前@@@@推动下@@一代@@MEMS器件@@的@@发展@@。什么样的@@@@MEMS器件@@和@@技术@@能让元宇宙@@成为@@现实呢@@？让我们先回顾一下@@计算机界面@@技术@@的@@历史@@，再考虑它们在@@元宇宙@@中@@可能的@@发展方向@@。

元宇宙@@情景@@：身处异地的@@朋友一同下@@棋@@（图@@片来源@@：Meta公司@@）

人机交互@@@@ (HCI) 始于上@@世纪@@60年@@代的@@键盘@@，并通过@@80年@@代的@@图@@形用@@户界面@@@@ (GUI) 继续发展@@，2000年@@代又出现了触控技术@@@@。人机交互@@@@的@@下@@一个时@@代@@将以@@AR和@@VR为@@基础@@。构建这种类型的@@@@AR/VR界面@@是@@一项长期且艰巨的@@任务@@，根据@@Meta的@@说法@@，未来还需要@@好几年@@的@@研究@@@@[4]。

AR眼镜@@将成为@@情景感知和@@人工智能驱动界面@@发展中@@的@@@@关键设备@@。作为@@界面@@@@，AR眼镜@@将允许用@@户使用@@@@已选择共享的@@信息@@、推断下@@一步的@@动作@@，并在@@用@@户想采取行动时@@做出反应@@。多种新兴技术@@的@@融合将有利于@@AR眼镜@@的@@发展和@@应用@@@@，相关的@@新兴技术@@包括神经输入@@、手势追踪@@、动作识别@@、语音识别@@、计算机视觉@@，以及@@基于@@惯性传感器@@的@@手指@@点击和@@自触摸检测等新的@@@@输入技术@@@@。通过基于@@@@MEMS的@@惯性传感器@@单元和@@基于@@执行器的@@触觉控制@@@@，可以使具有神经运动输入的@@腕式设备具备光学传感和@@空间定位@@@@功能@@@@[3]。如果@@把基于@@@@MEMS的@@PMUTs（压电微机械超声换能器@@）用@@于基于@@触摸的@@触觉控制@@和@@状态监测@@@@，它就能成为@@一种进入元宇宙@@的@@方法@@。基于@@MEMS的@@麦克风和@@微型扬声器@@将成为@@提高@@声音质量的@@关键@@，使元宇宙@@中@@的@@@@@@360度@@音频@@传感技术@@得以实现@@。

以下@@@@是@@五大元宇宙@@交互@@技术@@的@@需求@@@@及@@MEMS技术@@所能提供的@@解决方案@@：

元宇宙@@交互@@技术@@的@@需求@@@@

光学与@@显示@@

音频@@、高@@质量声音@@

空间定位@@@@

交互@@、触觉控制@@

动作识别@@、状态监测@@

MEMS技术@@解决方案@@

微镜@@（单个@@/阵列@@）

麦克风和@@微型扬声器@@

高@@性能加速计和@@陀螺仪@@

触摸和@@力传感器@@、微型执行器@@

PMUTs、惯性传感器@@

结论@@

以上@@例子表@@明@@@@，存在@@多种潜在@@的@@@@MEMS方案可以满足元宇宙@@的@@技术@@需求@@。MEMS产品@@可用@@于构建元宇宙@@所需的@@高@@度@@交互@@的@@用@@户界面@@@@，对@@于新环境孕育出的@@新兴应用@@的@@发展@@、交付和@@应用@@@@，MEMS产品@@也将发挥关键作用@@@@。

参考资料@@

[1] Benjamin Cook, Director of Hardware R&D at Meta, Grand Challenges for MEMS augmented Reality & Virtual Reality, MEMS & Sensors Executive Congress 2022, October 10-12, San Diego, CA
[2] Edith Beigné, Silicon Research Director at Meta, Technologies for the Metaverse, MEMS World Summit (MWS) China, 2-3 November 2022
[3] https://www.yolegroup.com
[4] Inside Facebook Reality Labs: The next era of human-computer interaction – Tech at Meta

使用@@@@虚拟@@实验设计@@加速半导体@@工艺@@@@发展@@

judy — Thu, 13 Apr 2023 07:47:59 +0000

作者@@：Coventor（泛林集团@@旗下@@公司@@@@）半导体@@工艺@@@@与@@整合@@(SPI)高@@级工程师王青鹏博士@@@@
原文链接@@：https://www.coventor.com/blog/accelerating-semiconductor-process-develop...

实验设计@@(DOE)是@@半导体@@工程研发中@@一个强大的@@概念@@，它是@@研究@@实验变量@@敏感性及其@@对@@器件@@性能影响的@@利器@@。如果@@DOE经过精心设计@@，工程师就可以使用@@@@有限的@@实验晶圆@@及试验成本实现半导体@@器件@@的@@目标性能@@。然而@@，在@@半导体@@设计和@@制造领域@@@@，DOE（或@@实验@@）空间通常并未得到@@充分探索@@。相反@@，人们经常使用@@@@非常传统的@@试错方案来挖掘有限的@@实验空间@@。这是@@因为@@@@在@@半导体@@制造工艺@@中@@存在@@着太多变量@@@@，如果@@要充分探索所有变量@@的@@可能情况@@，需要@@极大的@@晶圆@@数量和@@试验成本@@。在@@这种情况下@@@@@@，虚拟@@工艺@@模型@@@@和@@虚拟@@@@DOE可谓是@@探索巨大潜在@@解空间@@、加速工艺@@发展的@@同时@@减少硅实验成本的@@重要工具@@。本文将说明我们在@@@@高@@深宽比@@通孔钨填充@@工艺@@中@@@@，利用@@@@虚拟@@@@DOE实现了对@@空隙的@@有效控制和@@消除@@。示例中@@@@，我们使用@@@@@@原位@@沉积@@@@-刻蚀@@-沉积@@ (DED) 法进行钨填充@@工艺@@@@。

基于@@硅的@@扫描电镜图@@像@@和@@每个填充步骤的@@基本行为@@@@，使用@@@@SEMulator3D®虚拟@@工艺@@建模@@，重建了通孔钨填充@@工艺@@@@。建模工艺@@包括@@：

前@@置沟槽刻蚀@@@@（初刻蚀@@@@、初刻蚀@@@@过刻蚀@@@@@@、主刻蚀@@@@、过刻蚀@@@@）

DED工艺@@（第一次@@@@沉积@@@@、第一次@@@@深度@@相关刻蚀@@@@、第二次@@@@沉积@@工艺@@@@）

空隙定位@@和@@空隙体积的@@虚拟@@测量@@@@

为@@了匹配实际的@@硅剖面@@，工艺@@模型@@中@@的@@@@每个步骤都经过校准@@。使用@@@@SEMulator3D生成的@@模拟@@3D输出结构与@@硅的@@图@@像@@进行对@@比@@@@，它们具有相似的@@空隙位@@置和@@空隙体积@@（见图@@@@1）。图@@1显示了@@SEMulator3D和@@实际硅晶圆@@中@@的@@@@相应工艺@@步骤@@。使用@@@@新校准的@@模型@@@@，完成了@@3次@@虚拟@@@@DOE和@@500多次@@模拟运行@@，以了解不同@@工艺@@变量@@对@@空隙体积和@@弯曲关键尺寸的@@影响@@。

图@@1：DED工艺@@校准@@

第一次@@@@DOE

在@@第一次@@@@@@DOE中@@，我们使用@@@@@@DED工艺@@步骤进行了@@沉积@@和@@刻蚀@@@@量的@@实验@@。在@@我们的@@测试条件下@@@@，空隙体积可以减小但永远不能化零@@，并且沉积@@层@@不应超过顶部关键尺寸的@@@@45%（见图@@@@ 2）。

图@@2：DED等高@@线图@@@@、杠杆图@@@@、DOE1的@@输出结构@@

第二次@@@@DOE

在@@第二次@@@@@@DOE中@@，我们给校准模型@@@@（DEDED工艺@@流程@@的@@顺序@@）加入了新的@@@@沉积@@@@/刻蚀@@工艺@@@@步骤@@。这些@@新的@@@@沉积@@和@@刻蚀@@@@步骤被设置了与@@第一次@@@@@@@@ DOE相同的@@沉积@@和@@刻蚀@@@@范围@@（沉积@@1和@@刻蚀@@@@1）。沉积@@1(D1)/刻蚀@@1(E1)实验表@@明@@@@，在@@D1和@@E1值@@分别为@@@@47nm和@@52nm时@@可以获得无空隙结构@@（见图@@@@ 3）。需要@@注意@@，与@@第一次@@@@@@DOE相比@@@@，DEDED工艺@@流程@@中@@加入了新的@@@@沉积@@@@和@@刻蚀@@@@步骤@@。与@@之前@@@@使用@@@@的@@简单@@DED工艺@@相比@@@@@@，这意味着工艺@@时@@间的@@增加和@@生产量的@@降低@@。

图@@3：DEDED等高@@线图@@@@、杠杆图@@@@、DOE2的@@输出结构@@

第三次@@@@DOE

在@@第三次@@@@@@DOE中@@，我们通过调整@@BT（初刻蚀@@@@）刻蚀@@行为@@参数进行了@@一项前@@置通孔剖面的@@实验@@。在@@BT刻蚀@@实验中@@@@，使用@@@@SEMulator3D的@@可视性刻蚀@@功能@@进行@@了工艺@@建模@@。我们在@@@@虚拟@@实验中@@修改的@@是@@等离子体入射角度@@分布@@@@(BTA)和@@过刻蚀@@@@因子@@(Fact)这两个输入参数@@。完成虚拟@@通孔刻蚀@@后@@，使用@@@@虚拟@@测量@@来估测每次@@模拟运行的@@最大弯曲关键尺寸和@@位@@置@@。这个方法使用@@@@@@BTA（初刻蚀@@@@等离子体入射角度@@分布@@@@）和@@Fact（过刻蚀@@@@量@@）实验实验生成了虚拟@@结构@@，同时@@测量和@@绘制了弯曲关键尺寸和@@位@@置@@。第三次@@@@DOE的@@结果@@表@@明@@@@@@，当弯曲关键尺寸足够小时@@@@，可以获得无空隙的@@结构@@；当弯曲关键尺寸大于@@150nm时@@，空隙体积将急剧增加@@（见图@@@@4）。因此@@，可以利用@@@@最佳的@@第三次@@@@@@DOE结果@@来选择我们的@@制造参数并进行硅验证@@。

图@@4：前@@置通孔剖面实验等高@@线图@@@@@@、杠杆图@@@@、DOE3的@@输出结构@@

通过将前@@置通孔弯曲规格设置在@@@@150nm以下@@@@（图@@5中@@的@@@@145nm），我们在@@@@最终的@@硅工艺@@中@@获得了无空隙结构@@。此次@@@@，硅结果@@与@@模型@@预测相符@@，空隙问题得到@@解决@@。

图@@5：当弯曲关键尺寸小于@@150nm时@@，SEMulator3D预测的@@结果@@与@@实际的@@硅结果@@@@

此次@@@@演示中@@@@，我们进行了@@@@SEMulator3D建模和@@虚拟@@@@DOE来优化@@DED钨填充@@，并生成无空隙结构@@，3次@@DOE都得到@@了空隙减小或@@无空隙的@@结构@@。我们用@@@@DOE3的@@结果@@进行了@@硅验证@@，并证明我们解决了空隙问题@@。硅结果@@与@@模型@@预测相匹配@@，且所用@@时@@间比@@试错验证可能会花费的@@短很多@@。该实验表@@明@@@@@@，虚拟@@DOE在@@加速工艺@@发展并降低硅晶圆@@测试成本的@@同时@@@@，也能成功降低@@DED钨填充@@工艺@@中@@的@@@@空隙体积@@。

引入空气间隙@@以减少前@@道工序中@@的@@@@寄生电容@@@@

judy — Fri, 24 Mar 2023 02:18:57 +0000

作者@@：泛林集团@@半导体@@工艺@@@@与@@整合@@工程师@@ Sumant Sarkar

原文链接@@： https://www.coventor.com/blog/creating-airgaps-to-reduce-parasitic-capac...

减少栅极金属@@和@@晶体管@@的@@源极@@/漏极接触之间@@的@@寄生电容@@可以减少器件@@的@@开关延迟@@。减少寄生电容@@的@@方法之一是@@设法降低栅极和@@源极@@@@/漏极之间@@材料层@@的@@有效介电常数@@，这可以通过在@@该位@@置的@@介电材料中@@引入空气间隙@@来实现@@。这种类型的@@方式过去已经用@@于后道工序@@ (BEOL) 中@@，以减少金属@@互连之间@@的@@电容@@ [1-4]。本文中@@@@，我们将专注于前@@道工序@@ (FEOL)，并演示在@@栅极和@@源极@@@@/漏极之间@@引入空气间隙@@@@的@@@@SEMulator3D®模型@@[5]。SEMulator3D®是@@一个虚拟@@的@@制造软件@@平台@@，可以在@@设定的@@半导体@@工艺@@@@流程内模拟工艺@@变量@@@@。利用@@@@SEMulator3D®设备中@@的@@@@实验设计@@@@ (DoE) 功能@@，我们展示了@@寄生电容@@与@@刻蚀@@深度@@@@和@@其@@他用@@于制作空气间隙@@的@@刻蚀@@工艺@@@@参数的@@相关性@@，以及@@它与@@空气间隙@@大小和@@体积的@@相关性@@。

图@@1显示了@@SEMulator3D® FinFET模型@@的@@横截面@@。为@@了在@@@@FinFET的@@栅极和@@源极@@@@/漏极之间@@引入空气间隙@@@@，我们进行了@@@@高@@选择比@@的@@氮化硅刻蚀@@工艺@@@@@@，然后进行@@经过优化的@@氮化硅沉积@@工艺@@@@，以封闭结构并产生空气间隙@@结构@@。接着用@@氮化硅@@CMP（化学机械抛光@@）工艺@@对@@表@@面进行平坦化处理@@。

图@@1：在@@FinFET模型@@中@@引入空气间隙@@的@@@@SEMulator3D工艺@@流程@@。可视性沉积@@的@@步骤通过在@@顶端夹止的@@方式产生空气间隙@@@@，然后进行@@CMP步骤除去多余的@@氮化硅@@。空气间隙@@减少了栅极和@@源极@@@@/漏极之间@@的@@寄生电容@@@@。空气间隙@@的@@大小可以通过改变@@刻蚀@@反应物的@@刻蚀@@深度@@@@@@、晶圆@@倾角和@@等离子体入射角度@@分布@@来控制@@。

使用@@@@SEMulator3D的@@虚拟@@测量@@功能@@测量以下@@@@指@@标@@：

1. 栅极金属@@和@@源极@@/漏极之间@@的@@寄生电容@@@@
2. 空气间隙@@的@@体积@@
3. 空气间隙@@z轴的@@最小值@@@@，代表@@空气间隙@@的@@垂直尺寸@@

在@@氮化硅刻蚀@@步骤中@@@@，刻蚀@@深度@@@@、刻蚀@@反应物等离子体入射角度@@分布@@@@（在@@文献中@@称为@@等离子体入射角度@@分布@@@@）和@@晶圆@@倾角@@（假定晶圆@@旋转@@@@）在@@实验设计@@期间是@@变化的@@@@。图@@2a-f 显示了@@在@@不同@@的@@晶圆@@倾角和@@等离子体入射角度@@分布@@值@@下@@@@，电容和@@空气间隙@@的@@体积@@如何跟随刻蚀@@深度@@@@发生变化@@。随着@@刻蚀@@深度@@@@的@@增加@@，产生的@@空气间隙@@也变大@@（图@@2d）。因为@@@@空气的@@介电常数比@@氮化物要低很多@@，所以这降低了有效的@@介电常数@@。相应地@@，栅极和@@源极@@/漏极之间@@的@@寄生电容@@@@就减小了@@。倾斜角减小会将刻蚀@@反应物从侧壁移开@@，并将其@@推向所产生的@@空气间隙@@底部@@（图@@3b-c）。这解释了为@@什么在@@给定的@@深度@@和@@等离子体入射角度@@分布@@值@@下@@@@，晶圆@@倾角越小@@，空气间隙@@越大@@，电容越小@@（图@@2a&d）。另一个重要的@@结果@@是@@@@，等离子体入射角度@@分布@@的@@增加会导致晶圆@@倾角影响减弱@@。当等离子体入射角度@@分布@@设置为@@@@5度@@（对@@应较宽@@/等向性的@@角分散@@@@）的@@时@@候@@，晶圆@@倾角对@@电容和@@空气间隙@@体积完全没有影响@@（图@@2c&f）。这与@@等离子体入射角度@@分布@@增加对@@刻蚀@@的@@影响是@@一致的@@@@。等离子体入射角度@@分布@@增加会使刻蚀@@反应物更@@等向性地轰击基板@@（图@@3a）。这意味着相比@@@@等离子体入射角度@@分布@@值@@低的@@时@@候@@@@，晶圆@@倾角不再影响刻蚀@@行为@@@@。

图@@2：随着@@刻蚀@@深度@@@@增加@@，空气间隙@@体积增大@@，寄生电容@@减少@@（图@@2a&d）。随着@@晶圆@@倾角降低@@，这种下@@降更@@为@@急剧@@。但晶圆@@倾角的@@影响随着@@等离子体入射角度@@分布@@的@@增加而减小@@，当等离子体入射角度@@分布@@为@@@@5度@@时@@@@，晶圆@@倾角对@@电容和@@空气间隙@@体积没有影响@@（图@@2c&f）。

图@@3：(a) 角分散@@ (sigma) 对@@刻蚀@@反应物方向性的@@影响@@；(b) 45度@@晶圆@@倾角的@@影响@@（晶圆@@被固定@@）；(c) 80度@@晶圆@@倾角的@@影响@@（晶圆@@旋转@@）

图@@片来源@@：SEMulator3D产品@@文档@@

运行大型的@@实验设计@@需要@@消耗很多时@@间和@@算力资源@@。但这在@@工艺@@优化中@@很有必要@@——实验设计@@参数空间上@@的@@任何减少都有助于减少所需的@@时@@间和@@资源@@。能够基于@@自变量@@预测结果@@的@@机器学习模型@@非常有用@@@@，因为@@@@它能减少为@@所有自变量@@组合进行实验设计@@的@@需求@@@@。为@@了这一目标@@，将从实验设计@@中@@收集到@@的@@数据分成训练集@@ (70%) 和@@测试集@@ (30%)，然后将其@@输入人工神经网@@络@@ (ANN)。该模型@@有两个隐藏层@@@@（图@@4a），用@@网@@格搜索法进行超参数调优@@。该模型@@在@@测试数据上@@运行@@，发现其@@平均准确度@@为@@@@99.8%。四分之三测试集的@@绝对@@百分比@@误差@@ (APE) 为@@0.278%及以下@@@@@@（图@@4c）。图@@4e显示了@@预测和@@实际寄生电容@@的@@测试行样本@@。这种机器学习的@@应用@@使我们能够降低实验设计@@的@@规模@@，减少所需时@@间@@。我们可以大幅减小参数空间@@，与@@此同时@@并没有明显降低结果@@的@@准确性@@。在@@我们的@@案例中@@@@，实验设计@@的@@规模从@@~5000减少到@@@@~2000个参数组合@@。SEMulator3D的@@自定义@@python步骤将这种类型的@@机器学习代码整合到@@工艺@@模拟中@@@@，其@@结果@@可以导入半导体@@工艺@@@@模型@@的@@下@@一个步骤@@。

图@@4：根据@@刻蚀@@深度@@@@@@、晶圆@@倾角和@@等离子体入射角度@@分布@@来预测寄生电容@@的@@人工神经网@@络@@ (ANN) 模型@@。测试数据的@@预测准确度@@为@@@@99.8%。衡量预测电容和@@实际电容之间@@差异的@@指@@标是@@绝对@@百分比@@误差@@ (APE)。75%测试案例的@@@@APE值@@为@@@@0.28%或@@更@@低@@。准确的@@机器学习模型@@可以帮助@@探索更@@小的@@参数空间@@，从而减少所需的@@时@@间和@@算力资源@@。

结论@@
使用@@@@Coventor SEMulator3D® 在@@FinFET器件@@的@@栅极和@@源极@@@@@@/漏极之间@@引入虚拟@@空气间隙@@@@，我们研究@@了空气间隙@@对@@寄生电容@@的@@影响@@，并通过@@改变@@刻蚀@@工艺@@@@参数@@，研究@@了对@@空气间隙@@体积和@@寄生电容@@的@@影响@@。随后@@，结果@@被输入到@@人工神经网@@络中@@@@，以创建一个可以预测寄生电容@@的@@机器学习模型@@@@，从而减少为@@每个刻蚀@@参数值@@组合进行实验设计@@的@@需求@@@@。

参考资料@@：

[1] Hargrove, M. (2017, October 18). Reducing BEOL Parasitic Capacitance using Air Gaps https://www.coventor.com/blog/reducing-beol-parasitic-capacitance-using-...

[2] Nitta, S., Edelstein, D., Ponoth, S., Clevenger, L., Liu, X., & Standaert, T. (2008, June). Performance and reliability of airgaps for advanced BEOL interconnects. In 2008 International Interconnect Technology Conference (pp. 191-192). IEEE.

[3] Shieh, B., Saraswat, K. C., McVittie, J. P., List, S., Nag, S., Islamraja, M., & Havemann, R. H. (1998). Air-gap formation during IMD deposition to lower interconnect capacitance. IEEE Electron Device Letters, 19(1), 16-18.

[4] Fischer, K., Agostinelli, M., Allen, C., Bahr, D., Bost, M., Charvat, P., … & Natarajan, S. (2015, May). Low-k interconnect stack with multi-layer air gap and tri-metal-insulator-metal capacitors for 14nm high volume manufacturing. In 2015 IEEE International Interconnect Technology Conference and 2015 IEEE Materials for Advanced Metallization Conference (IITC/MAM) (pp. 5-8). IEEE.

[5] Banna, S. (2016, August). Scaling challenges and solutions beyond 10nm. In 2016 IEEE International Conference on Electron Devices and Solid-State Circuits (EDSSC) (pp. 181-186). IEEE.

使用@@@@虚拟@@实验设计@@预测先进@@FinFET技术@@的@@工艺@@窗口和@@器件@@性能@@

judy — Tue, 10 Jan 2023 03:16:15 +0000

作者@@：Coventor（泛林集团@@旗下@@公司@@@@）半导体@@工艺@@@@与@@整合@@ (SPI) 高@@级工程师王青鹏博士@@@@

原文链接@@：

https://www.coventor.com/blog/using-virtual-doe-predict-process-windows-device-performance-advanced-finfet-technology/

负载效应@@ (loading) 的@@控制对@@良率和@@器件@@性能有重大影响@@，并且它会随着@@@@ FinFET（鳍式场效应晶体管@@@@）器件@@工艺@@的@@持续微缩@@变得越来越重要@@[1-2]。当晶圆@@的@@局部刻蚀@@速率取决于现有特征尺寸和@@局部图@@形密度@@时@@@@@@，就会发生负载效应@@@@。刻蚀@@工艺@@@@ loading 带来的@@器件@@结构上@@的@@微小变化可能会对@@器件@@良率和@@性能产生负面影响@@，例如@@在@@伪栅多晶硅刻蚀@@过程中@@@@，由于刻蚀@@的@@负载效应@@@@，可能会在@@栅极和@@鳍结构交叉区域产生多晶硅边角残留@@，进而造成@@ FinFET 结构的@@@@改变@@，并直接影响@@ FinFET 栅极的@@长度@@@@@@和@@电学性能@@。多晶硅边角残留对@@@@良率和@@器件@@性能的@@影响@@@@，包括可接受的@@残留的@@尺寸大小@@，可使用@@@@@@ SEMulator3D® 提前@@预测@@。[3]

FinFET器件@@的@@多晶硅边角残留建模和@@工艺@@窗口检查@@

多晶硅边角残留会在@@鳍片栅极交叉区域产生金属@@栅极凸起@@。这些@@凸起可以在@@许多不同@@的@@@@ FinFET 节点@@上@@找到@@@@，多晶硅边角残留通常在@@伪栅多晶硅刻蚀@@工艺@@@@中@@形成@@[4-7]。

图@@1：在@@不同@@高@@度@@@@生成的@@@@3D边角残留及其@@轮廓@@

我们在@@@@ SEMulator3D 中@@构建了一个使用@@@@@@ SRAM111 结构的@@@@ 5nm logic 虚拟@@工艺@@模型@@@@，以研究@@多晶硅刻蚀@@残留的@@行为@@@@。在@@这个模拟的@@多晶硅刻蚀@@工艺@@@@中@@@@，SEMulator3D 使用@@@@了图@@形负载刻蚀@@来模拟多晶硅残留轮廓@@。图@@1（左@@）显示了@@计算机生成的@@多晶硅残留结构@@，不同@@高@@度@@@@（鳍片顶部@@、中@@部和@@底部@@）的@@多晶硅轮廓见图@@@@@@1（右@@）。

在@@该模拟器件@@发生结构硬失效@@（如短路@@）之前@@@@，多大的@@多晶硅边角刻蚀@@残留是@@可以被接受的@@@@，可以通过在@@虚拟@@@@ DOE（实验设计@@）中@@测试@@100种残留宽度@@和@@高@@度@@的@@组合来研究@@@@这个问题@@。我们测量了虚拟@@制造过程中@@关键步骤的@@导体结构数量@@，作为@@了解器件@@中@@是@@否有短路或@@故障@@（如源漏外延与@@伪栅多晶硅之间@@的@@短路@@）的@@一个指@@标@@ 。如果@@残留物太大并使伪栅多晶硅与@@源漏外延层@@短接@@，那么结构中@@导体结构@@ (net) 的@@数量将小于@@3。图@@2所示@@的@@等高@@线图@@@@包含不同@@残留宽度@@和@@高@@度@@下@@的@@导体结构数量@@，绿色@@区域显示@@，可以把器件@@源漏栅@@3个导体结构区分开的@@器件@@结构@@。考虑到@@残留宽度@@和@@高@@度@@的@@潜在@@制造差异@@（可能分别为@@@@1.5nm和@@5nm），安全的@@工艺@@窗口需要@@往左@@下@@方做适当平移@@（如蓝色@@虚线所示@@@@）。

图@@2：包含不同@@残留物宽度@@和@@高@@度@@下@@导体结构数量的@@等高@@线图@@@@@@

多晶硅边角残留对@@@@FinFET器件@@性能的@@影响@@

使用@@@@可接受的@@多晶硅残留@@（没有硬失效@@）之后@@，我们模拟了器件@@电学性能@@。结果@@表@@明@@@@，较大的@@残留实际上@@有益于开启状态下@@的@@驱动电流@@提升@@、关断状态下@@漏电流@@@@、亚阈值@@摆幅和@@漏致势垒下@@降@@ (DIBL) 的@@减小@@。与@@无残留@@的@@理想结构相比@@@@@@，它可以通过更@@高@@的@@开启状态电流@@@@ (108%) 和@@更@@低的@@关断状态漏电流@@@@ (50%) 提高@@器件@@性能@@。为@@了进一步了解该器件@@性能提升的@@机制@@，我们研究@@了存在@@较大残留时@@鳍片底部的@@开启和@@关断状态下@@的@@电流@@密度@@分布@@@@（见图@@@@3）。

开启状态时@@@@，如果@@存在@@多晶硅残留@@，通道长度@@@@会加大@@，残留覆盖了源极@@/漏极和@@栅极之间@@的@@部分串联电阻区@@，从而使这个区域的@@串联电阻减小@@，导致驱动电流@@增大@@；器件@@关断时@@@@，源极和@@漏极之间@@的@@大部分鳍片区域都可以由栅极控制@@。因此@@，当存在@@多晶硅残留时@@@@，源极和@@漏极之间@@的@@电阻较高@@@@，并带来较低的@@关断漏电流@@@@。

图@@3：鳍片底部的@@通@@/断态电流@@分布@@@@（上@@图@@@@：无残留@@，下@@图@@@@：有残留@@）

结论@@

本文中@@@@，我们使用@@@@@@了@@ Coventor SEMulator3D 来研究@@@@ 5nm FinFET 工艺@@中@@的@@@@工艺@@窗口以及@@多晶硅边角刻蚀@@残留对@@器件@@性能的@@影响@@@@。这项研究@@帮助@@我们更@@好地了解不同@@伪栅多晶硅残留尺寸下@@可接受的@@工艺@@窗口和@@相关器件@@性能@@。我们的@@研究@@表@@明@@@@，不必追求多晶硅边角残留的@@最小化@@，而是@@可以通过控制多晶硅残留的@@尺寸@@，在@@不损失良率的@@同时@@获得器件@@性能的@@提升@@。

参考资料@@：

[1] G. E. Moore, Electronics Magazine, vol. 38, no. 8, pp. 114-117, Apr 1965

[2] B. D. Gaynor et al, IEEE Transactions on Electron Devices, vol. 61, no. 8, pp. 2738-2744, Aug. 2014

[3] http://www.coventor.com/products/semulator3d

[4] TechInsights TSMC 12FFN FinFET teardown report

[5] TechInsights TSMC 10FF FinFET teardown report

[6] TechInsights SAMSUNG 10nm FinFET teardown report

[7] TechInsights TSMC 7FF FinFET teardown report

文章来源@@：泛林集团@@