作者@@：Friedrichs Peter
翻译@@：赵佳@@
碳化硅@@（SiC）的@@性能潜力是毋庸置疑的@@@@，但设计者必须掌握一个关键的@@挑战@@：确定哪种设计方法能够在其应用中@@取得最大的@@成功@@。
先进的@@器件设计都会非常关注导通电阻@@，将其作为特定技术@@的@@主要基准参数@@。然而@@，工程师们必须在主要性能指标@@（如电阻和@@开关损耗@@），与@@实际应用需考虑的@@其他因素@@（如足够的@@可靠性@@）之间找到@@适当的@@平衡@@。
优秀的@@器件应该允许一定的@@设计自由度@@，以便在不对工艺和@@版图@@进行重大改变的@@情况下适应各种工况的@@需要@@。然而@@，关键的@@性能指标仍然是尽可能低的@@比电阻@@，并结合其他重要的@@参数@@。图@@1显示了我们认为必不可少的@@几个标准@@，或@@许还可以增加更多@@。
图@@1：SiC MOSFET的@@鲁棒性和@@制造稳定性@@（右@@）必须与@@性能参数@@（左@@）相平衡@@
188足彩外围@@app 在其目标应用的@@工作条件下的@@可靠性是最重要的@@验收标准之一@@。与@@已有的@@硅@@(Si)器件的@@主要区别是@@：SiC188足彩外围@@app 在更强的@@内部电场下工作@@。因此@@，设计者应该非常谨慎地分析相关机制@@。硅和@@碳化硅@@器件的@@共同点是@@，188足彩外围@@app 的@@总电阻是由从漏极和@@源极的@@一系列电阻的@@串联定义的@@@@。
这包括靠近接触孔的@@高@@掺杂区域电阻@@、沟道电阻@@、JFET（结型场效应晶体管@@）区域的@@电阻以及漂移区电阻@@（见图@@@@2）。请注意@@，在高@@压硅@@MOSFET（金属氧化物半导体场效应晶体管@@）中@@，漂移区阻显然在总电阻中@@占主导地位@@。而在碳化硅@@器件中@@@@，工程师可以使用具有更高@@电导率的@@漂移区@@，从而降低漂移区电阻的@@总比重@@。
图@@2：平面@@DMOS SiC MOSFET(左@@)和@@垂直沟槽@@@@TMOS SiC MOSFET的@@剖面图@@@@，以及与@@电阻有关的@@贡献的@@相应位置@@
设计者必须考虑到@@@@，MOSFET的@@关键部分@@——碳化硅@@外延与@@栅极氧化层@@（二氧化硅@@）之间的@@界面@@，与@@硅相比有以下差异@@：
上面提到@@的@@界面缺陷导致@@了非常低的@@沟道迁移率@@。因此@@，沟道对总导通电阻的@@贡献很大@@。所以@@，SiC相对于@@硅@@，因为非常低的@@漂移区电阻而获得的@@优势@@，被较高@@的@@沟道电阻@@削弱@@。
控制栅氧化层的@@电场强度@@
一个常用的@@降低沟道电阻@@的@@方法@@，是在导通状态下@@增加施加在栅氧化层上的@@电场@@——或@@者通过更高@@的@@栅源@@(VGS(on))偏压进行导通@@，或@@者使用相当薄的@@栅极氧化层@@。所应用的@@电场超过了通常用于硅基@@MOSFET器件的@@数值@@(4至@@5MV/cm，而硅中@@最大为@@3MV/cm)。在导通状态下@@，处于这种高@@电场的@@栅氧化层有可能加速老化@@，并限制了筛选外在氧化物缺陷的@@能力@@[1]。
图@@3
左@@图@@@@：平面@@MOSFET（半元胞@@）的@@典型结构@@。它显示了与@@氧化物场应力有关的@@两个敏感区域@@。
右@@图@@@@：沟槽@@式@@MOSFET(半元胞@@)的@@典型结构@@。这里的@@关键问题是沟槽@@边角的@@氧化层应力@@。
基于这些考虑@@，很明显@@，SiC中@@的@@平面@@@@MOSFET器件实际上有两个与@@氧化物场应力有关的@@敏感区域@@，如图@@@@3的@@左@@边部分所示@@。首先@@，在反向阻断模式下@@，漂移区和@@栅极氧化物界面存在高@@电场应力@@。其次@@，栅极和@@源极之间的@@重叠部分在导通状态下@@有应力@@。
在导通状态下@@的@@高@@电场被认为是更危险的@@@@，因为只要保证导通时的@@性能@@，就没有器件设计措施可以减少导通状态下的@@电场应力@@。我们的@@总体目标是在尽量减小@@SiC的@@RDS(on)的@@同时@@@@，保证栅极氧化层安全可靠@@。
因此@@，我们决定放弃@@DMOS技术@@，从一开始就专注于沟槽@@型器件@@。从具有高@@缺陷密度的@@晶面转向其他更有利的@@晶面方向@@，可以在低栅氧化层场强下实现低通道电阻@@。
我们开发了@@CoolSiC™ MOSFET元胞设计@@，以限制通态和@@断态时栅极氧化物中@@的@@电场@@（见图@@@@4）。同时@@，它为@@1200V级别提供了一个有吸引力的@@比导通电阻@@，即使在大规模生产中@@也能以稳定和@@可重复的@@方式实现@@。低导通电阻使得@@VGS(on)电压可以使用低至@@@@15V的@@偏压@@，同时@@有足够高@@的@@栅源@@-阈值电压@@，通常为@@4.5V。这些数值是@@SiC晶体管领域的@@基准@@。
该设计的@@特点包括通过自对准工艺将沟道定位在一个单一的@@晶面@@。这确保了最高@@的@@沟道迁移率@@，并缩小了阈值电压@@分布范围@@。另一个特点是深@@p型与@@实际的@@@@MOS沟槽@@在中@@心相交@@，以便允许窄的@@@@p+到@@p+间距尺寸@@，从而有效地屏蔽沟槽@@氧化层拐角@@。
总之@@，我们可以说@@，应用于我们的@@@@CoolSiC™器件的@@设计理念不仅提供了良好的@@导通电阻@@，而且还为大规模生产提供了可靠的@@制造工艺@@。
图@@4：CoolSiC™ MOSFET元胞结构剖面图@@@@
本文转载自@@： 英飞凌@@工业半导体微信公众号@@@@