3nm 时代来临了@@！Cadence 在@@ 2023 年@@ TSMC 北美技术@@研讨会期间发布了面向台积电@@ 3nm 工艺@@（N3E）的@@ 112G 超长距离@@@@（112G-ELR）SerDes IP 展示@@，这是@@ Cadence 112G-ELR SerDes IP 系列产品@@的@@新成员@@。在@@后摩尔时代的@@趋势下@@，FinFET 晶体管的@@体积在@@@@ TSMC 3nm 工艺@@下进一步缩小@@，进一步采用系统级封装设计@@（SiP）。通过结合工艺@@技术@@的@@优势与@@@@ Cadence 业界领先的@@数字信号处理@@（DSP）SerDes 架构@@，全新的@@@@ 112G-ELR SerDes IP 可以支持@@ 45dB 插入损耗@@，拥有卓越的@@功耗@@、性能@@、面积@@（PPA）指标@@，是超大规模@@ ASICs，人工智能@@/机器学习@@（AI/ML）加速器@@，交换矩阵片上系统@@（SoCs）和@@ 5G 基础设施应用@@的@@理想选择@@。
Cadence 112G-ELR SerDes 在@@ TSMC 3nm 工艺@@环境下的@@@@眼图@@（106.25 Gbps PAM4）
ELR SerDes PHY 符合@@ IEEE 和@@ OIF 长距离@@（LR）标准@@，在@@基础规格之外提供了额外的@@性能@@裕度@@。上方图片@@展示@@了三个张大的@@眼图@@，它们在@@@@ PAM4 模式下具有良好的@@对称性@@，将四个信号电平分开@@。3nm 演示展示@@了@@ E-10 级的@@卓越误码率@@（BER）性能@@以及@@ 39dB bump 间通道@@，与@@ 28dB Ball 间插损误码率小于@@ 1E-4 的@@标准@@规格相比提供了充足的@@性能@@余量@@。
TSMC 3nm 工艺@@环境下的@@@@ Cadence 112G-ELR SerDes 测试板@@
112G-ELR SerDes IP 同时支持中距离@@（MR）和@@超短距离@@（VSR）应用@@，实现不同信道更灵活的@@功耗节省@@。NRZ 和@@ PAM4 信号下的@@数据传输速率从@@ 1G 到@@ 112G，实现背板@@，直连线缆@@（DAC），芯片间以及芯片到@@模块的@@可靠高速数据传输@@。
SerDes IP 采用领先的@@基于@@ DSP 的@@架构@@@@，通过最大可能性序列检测@@（MLSD）和@@反射抵消技术@@实现损耗及反射信道的@@系统稳定@@。MLSD 技术@@可以优化@@ BER，提供更强大的@@突发性错误处理能力@@。通过专有的@@实现技术@@@@，Cadence 能确保@@ MLSD 的@@功耗开销最小@@。反射消除技术@@消除了具有实际走线和@@连接器的@@产品@@环境中的@@杂散@@、远距离反射@@，从而提供稳健的@@@@ BER 结果@@。
3nm 工艺@@下的@@@@ Cadence 112G-ELR SerDes 解决方案进一步强化了我们在@@高性能@@互联@@ IP 领域的@@领导力@@，是大规模数据中心的@@理想选择@@，客户也可以从@@ TSMC 的@@ 3nm 工艺@@中获得更显著的@@功耗和@@性能@@优化@@，是目前在@@@@ PPA 和@@晶体管领域最先进的@@技术@@@@。
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关于@@ Cadence
Cadence 是电子@@系统设计领域的@@关键领导者@@，拥有超过@@ 30 年@@的@@计算软件专业积累@@。基于公司的@@智能系统设计战略@@，Cadence 致力于提供软件@@、硬件和@@@@ IP 产品@@，助力电子@@设计概念成为现实@@。Cadence 的@@客户遍布全球@@，皆为最具创新能力的@@企业@@，他们向超大规模计算@@、5G 通讯@@、汽车@@、移动设备@@@@、航空@@、消费电子@@@@、工业和@@医疗等最具活力的@@应用@@市场交付从芯片@@、电路板到@@完整系统的@@卓越电子@@产品@@@@。Cadence 已连续九年@@名列美国财富杂志评选的@@@@ 100 家最适合工作的@@公司@@。如需了解更多@@信息@@，请访问@@公司网@@站@@www.cadence.com。