作者@@：泛林集团@@ Semiverse Solutions 部门@@ SEMulator3D®应用工程总监@@Benjamin Vincent
动态随机存取存储器@@ (DRAM) 是一种集成电路@@，目前@@@@广泛应用于需要@@低成本和高@@容量内存的数字电子@@设备@@@@，如现代计算机@@、显卡@@、便携式设备@@和游戏机@@。
技术@@进步驱动了@@DRAM的微缩@@@@，随着技术@@在@@节点间迭代@@，芯片整体面积不断缩小@@。DRAM也紧随@@NAND的步伐@@，向三维发展@@，以提高@@@@单位@@面积的存储单元数量@@。（NAND指@@“NOT AND”，意为进行与非逻辑运算的电路单元@@。）
行业由@@2D DRAM发展到@@@@3D DRAM预计需要@@多长时间@@？以目前@@@@的技术@@能力来看@@，需要@@5到@@8年@@。与半导体行业的许多进步一样@@，下一阶段始于计划@@。或@@者说@@，在@@DRAM领域@@，下一阶段始于架构@@@@。
泛林集团@@正在@@使用@@@@SEMulator3D®计算机仿真软件构想@@3D DRAM的架构@@@@，来探索@@DRAM的未来@@。SEMulator3D®计算机仿真软件通常通过模拟实际晶圆制造的过程来虚拟加工半导体器件@@。以下是我们对@@3D DRAM架构@@的设想@@，涉及六个方面@@：
微缩@@问题@@
DRAM单元电路由一个晶体管和一个电容器组成@@。晶体管负责传输电流@@@@，使信息@@（位@@）能够被写入或@@读取@@，而电容器则用于存储位@@@@。
DRAM结构由被称为@@“位@@线@@(BL)”的导电材料@@/结构组成@@，位@@线@@提供注入晶体管的载流子@@（电流@@）。晶体管就像一个闸门@@，可以打开@@（接通@@）或@@关闭@@（断开@@），以保持或@@停止电流@@在@@器件内的流动@@。这种栅极状态由施加在@@被称为@@“字线@@(WL)”的接触导电结构上的电压偏置来定义@@。如果晶体管导通@@，电流@@将流过晶体管到@@达电容器@@，并存储在@@电容器中@@@@。
电容器需要@@有较高@@的深宽比@@@@，这意味着它的高@@度@@远大于宽度@@@@。在@@一些早期的@@DRAM中@@，电容器的有源区被嵌入到@@硅衬底中@@@@。在@@最近几代@@DRAM中@@，电容器则是在@@晶体管顶部进行加工@@。
一个区域内可存储的位@@数或@@者说@@单位@@存储单元的平均面积对微缩@@至关重要@@。目前@@@@（见上图@@@@D1z），每个存储单元的面积约为@@20.4E-4µm2。很快@@，通过增高@@电容器减小面积以提高@@@@位@@密度@@@@（即进一步减小单位@@存储单元面积@@）的方法将变得不可行@@，因为用于电容器制造的刻蚀和沉积工艺无法处理极端@@（高@@）的深宽比@@。
上图@@显示@@，半导体行业预计能够在@@单位@@存储单元面积达到@@约@@10.4E-4µm2前@@（也就是大约@@5年@@后@@）维持@@2D DRAM架构@@。之后@@，空间@@不足将成为问题@@，这很可能提升对垂直架构@@也就是@@3D DRAM的需求@@。
堆叠@@挑战@@
为了推进@@DRAM微缩@@，很自然地需要@@将@@2D DRAM组件侧放并堆叠@@起来@@。但这面临几个难题@@：
最后@@，为了让这一方案更具竞争力@@，需要@@缩短电容器@@(Cap)的长度@@@@@@（电容器的长度@@@@@@不能和高@@度@@一样@@）并进行堆叠@@@@，以提升单位@@面积的存储单元数量@@。
2D DRAM架构@@垂直定向视图@@（左图@@）。将其翻转并将结构堆叠@@在@@一起@@（右图@@）的做法不可行的主要原因是需要@@刻蚀横向空腔@@，并将其以不同的横向深度@@填充到@@硅有源区中@@@@。
想象一下@@，上图@@表示的结构不变@@，将其顺时针旋转@@90度@@，结构将处于自上而下的视图中@@@@。在@@这个方向上@@，可以堆叠@@纳米薄片@@。但同样@@，这种情况下@@，原始设计显示的区域非常密集@@，因此位@@线@@和电容器需要@@自上而下地进行工艺处理@@，并且距离很近@@。要实现这种方向的堆叠@@@@ (3D)，需要@@重新设计架构@@@@。
重新构想的架构@@@@@@
我们的团队使用@@泛林集团@@@@SEMulator3D进行了几处更改@@，在@@减小硅区域的同时为电容器的工艺处理提供更多空间@@@@，从而缩小纳米薄片的面积@@。
首先@@，我们将位@@线@@移到@@了纳米薄片的另一侧@@，使电流@@通过晶体管栅极穿过整个纳米薄片@@，这能够从总体上增加电容器工艺处理的空间@@@@，并减小硅区域的面积@@。
其次@@，我们引入栅极全包围@@晶体管@@，以进一步缩小硅有源区@@。此外@@，我们还将曾经又窄又高@@的电容器变得又短又宽@@。之所以能够做到@@这一点@@，是因为把位@@线@@移到@@架构@@的中@@心@@，从而获得了更多空间@@@@。
最后@@，我们通过在@@位@@线@@接触点两侧放置晶体管@@/电容器的方式增加每个位@@线@@接触点的晶体管@@/电容器数量@@（没有理由将每条位@@线@@的晶体管数量限制在@@两个以内@@）。之后@@，就可以堆叠@@这种重新配置@@（如上图@@自上而下的视图所示@@）的纳米薄片了@@。
堆叠@@3D DRAM的第一次迭代有@@28层@@高@@@@（上图@@），将比现在@@的@@D1z高@@两个节点@@（单位@@存储单元面积约@@13E-4µm2）。当然@@，层@@数越多@@，位@@数越多@@，密度@@也就越大@@。
创新连接@@
3D DRAM的新架构@@只是一个开始@@。除了配置之外@@，还必须就金属@@化和连接性做出改变@@。
我们在@@设计中@@提出了几种新的方法来促使电流@@通过中@@央的位@@线@@堆叠@@@@，包括连接各层@@的水平@@@@MIM（金属@@－绝缘层@@@@－金属@@）电容器阵列@@，以及将栅极包裹在@@硅晶体管周围@@（栅极全包围@@）。其原理是@@，当电流@@通过时@@，只有目标位@@线@@@@（层@@）被激活@@。在@@被激活@@的层@@中@@@@，电流@@可以连接到@@正确的晶体管@@。
28层@@3D纳米薄片的关键组件包括@@：
通孔阵列@@
为了避免@@3D NAND中@@使用@@的台阶式结构的局限性@@，我们建议引入穿过硅堆栈层@@且可以在@@特定层@@停止@@（每层@@一个通孔@@）的通孔阵列@@结构@@，将接触点置于存储单元内部@@。沟槽制作完成后@@，我们引入只存在@@于侧墙的隔离层@@@@。
高@@沟槽用于引入刻蚀介质以去除硅@@，然后在@@空沟槽中@@引入导电金属@@@@。其结果是@@，顶部的每个方格@@（下面最后@@三张图片@@中@@的浅绿色和紫色方框@@）只与下面的一层@@连接@@。
位@@线@@接触图形化@@
工艺要求@@
这一虚拟工艺中@@涉及到@@的几个模块需要@@独特且创新的工艺@@。迄今为止@@，对于此类路径的探索@@，变量都是通过物理测试发现和完善的@@。使用@@Semulator3D，我们可以实现对这些参数的虚拟优化调整@@。
我们的实验使工艺要求@@方面对规格的要求非常严格@@。刻蚀和沉积专家可能会对我们的模型要求感到@@震惊@@：例如@@，在@@我们的架构@@@@中@@@@，需要@@刻蚀和填充关键尺寸为@@30nm、深度@@为@@2µm的沟槽@@。
3D DRAM是一种前@@沿设计@@，要求采用从未见过或@@尝试过的工艺和设计@@，这是从概念走向原型的唯一途径@@。我们可以进一步推进实验@@，以了解不同晶圆之间的工艺差异@@。
未来趋势@@
3D DRAM技术@@有望成为推动@@DRAM微缩@@的关键因素@@。单位@@存储单元面积和电容器尺寸@@（长度@@@@）之间的适当平衡需要@@通过各种工艺@@/设计优化来确定@@，就如上述的这些方案@@。
通过虚拟加工新架构@@设计的原型@@，测试不同存储密度@@下的不同@@DRAM设计方案@@，并为可以帮助制造未经测试器件技术@@的单位@@工艺提升规格要求@@，SEMulator3D可以在@@制造中@@发挥重要作用@@。
这项研究是未来技术@@评估的起点@@，有助于确定详细的工艺和设备@@规格要求@@、可制造性和良率分析@@，并因此助力工艺可用性和变异性@@、技术@@性能以及面积和成本方面的分析@@。
文章来源@@： 泛林集团@@