作者@@：Qorvo应用工程师@@Mike Zhu
SiC FET（即@@SiC JFET和@@硅@@MOSFET的@@常闭共源共栅组合@@）等宽@@带隙半导体开关推出后@@，功率转换产品无疑受益匪浅@@。此类器件具有超快的@@开关速度和@@较低的@@传导损耗@@，能够在@@各类应用中提高@@效率和@@功率密度@@。然而@@，与缓慢的@@旧技术@@相比@@@@，高电压和@@电流边缘速率与板寄生电容和@@电感的@@相互作用更大@@，可能产生不必要的@@感应电流和@@电压@@，导致效率降低@@，组件受到应力@@，影响可靠性@@。此外@@，由于现在@@@@@@SiC FET导通电阻通常以毫欧@@为@@单位进行测量@@，因此@@，PCB迹线@@电阻可能相当大@@，须谨慎降低以保持低系统传导损耗@@。
设定电流边缘速率@@
SiC FET可轻松实现超过@@1000A/μs的@@电流边缘速率@@（图@@1），这样@@SiC FET、其负载和@@本地去耦电容之间的@@开关回路周围的@@电感会产生@@瞬态电压@@（图@@2）。例如@@，依据@@E = -Ldi/dt，100nH回路电感可产生@@100V的@@瞬态电压@@，这会导致器件工作电压提高@@@@、击穿@@裕量减少且@@EMI增加@@。
图@@1 ：与同等级的@@@@Si SJ MOSFET相比@@，SiC FET开关波形显示@@ >1000A/μs 的@@边缘速率@@
图@@2 ：具有高@@di/dt的@@典型开关回路@@
这是真实的@@电感值@@，在@@典型电源应用中@@，考虑到组件的@@物理尺寸@@，无法将其紧密封装在@@一起@@。例如@@，根据@@Terman的@@等式@@1计算得出@@，如果@@宽@@度@@(W)为@@2.5mm且铜重量@@(T)为@@2oz (0.07mm)，对@@于每个@@ “出发@@” 和@@ “返回@@” 连接@@，仅@@50mm (l) 的@@PCB迹线@@可产生大约@@100nH的@@总电感@@。
这个关系适用于隔离的@@出发@@和@@返回@@迹线@@@@，不适用于返回@@平面上方的@@单条迹线@@@@。有趣的@@是@@，从图@@中可以看出@@，电感与迹线@@宽@@度和@@厚@@度@@的@@关系相对@@较小@@，长@@度是主要因素@@。（图@@3）
图@@3 ：根据@@等式@@1，隔离的@@迹线@@电感随厚@@度@@和@@宽@@度的@@变化@@
图@@表显示@@，通过@@将高频率去耦电容@@（图@@2中的@@@@Cd）放置在@@比大直流链路电容更靠近开关的@@位置@@，可有效@@缩短长@@度并获得最大优势@@@@，电容不是低电感类型时@@候效果更为@@明显@@。如果@@出发@@和@@返回@@路径十分接近@@，通常使用铜平面@@， 则电感大幅减少@@（图@@4）。
图@@4 ：返回@@平面在@@迹线@@下方可显著减少总电感@@
根据@@Clayton的@@等式@@2，现在@@@@，与返回@@平面相距@@1.6mm(H)的@@2.5mm(W) 迹线@@的@@总回路电感仅@@为@@@@32nH。该等式对@@@@W/H>1有效@@，同样@@，迹线@@厚@@度@@不是主要因素@@，但现在@@@@@@，迹线@@宽@@度以及迹线@@与平面之间的@@距离可产生显著影响@@（图@@5）。如果@@返回@@平面同时@@位于迹线@@上方和@@下方@@，则电感进一步减少@@，并获得增强屏蔽的@@额外优势@@@@。
图@@5 ：当返回@@路径是铜平面时@@@@，电感减少@@，并随着间隔距离和@@迹线@@宽@@度的@@变化而显著变化@@
除迹线@@外@@，导通孔也会使电感增加@@@@，并且会出现电阻性压降@@，应尽可能避免在@@功率路径中使用@@。导通孔的@@电感取决于尺寸以及孔是否填补@@，直径为@@@@0.5mm、长@@度为@@@@1.6mm且未填补的@@孔@@，其电感大约为@@@@0.5nH。该值通常可以忽略不计@@，尤其是如果@@有多个平行的@@导通孔@@，功率路径中可能会出现这种情况@@。
栅极和@@源连接@@中的@@@@公共连接@@电感是一大问题@@
如果@@ SiC FET 栅极驱动回路及其源极电流共用任一长@@度的@@迹线@@@@，则公共连接@@的@@电感会产生@@瞬态电压@@，其中负载电流阶跃作用于栅极驱动@@（图@@6）。最糟糕的@@情况是@@，关断驱动信号的@@幅度减小@@，这可能会导致@@ “幻象导通@@”，在@@桥式转换器支路中产生@@ “击穿@@”，带来灾难性损坏@@。即@@使分离的@@栅极驱动回路连接@@至三引脚@@TO-247器件的@@源极@@，仍有大约@@10nH的@@封装电感@@，这是常见现象@@，无法消除@@，如果@@源极电流边缘速率为@@@@@@1000A/μs，会产生@@10伏的@@瞬态电压@@@@。在@@实际设计@@中@@，这些边缘速率通常较为@@缓慢@@，解决方案之一是使用四引脚器件@@，并与源极建立单独的@@内部@@ “开尔文@@” 连接@@，比如@@UnitedSiC (Qorvo)提供的@@器件@@。这能够将公共连接@@电感降至大约@@1nH的@@裸片数据@@，从而实现更高的@@边缘速率@@以及可能更低的@@动态损耗@@。
图@@6 ：高源极@@ di/dt 和@@公共连接@@电感会产生@@瞬态栅极电压@@
电路电容可导致不必要的@@耦合@@
请注意@@，较宽@@的@@迹线@@可有效@@降低电感和@@瞬态电压@@，但也会提高@@对@@相邻迹线@@@@、组件和@@地面的@@电容@@。SiC FET所具备@@的@@高@@dV/dt 速率能够引起位移电流@@，这会导致高@@EMI水平和@@混乱操作@@。例如@@，边缘速率为@@@@100kV/μs 时@@，SiC FET可轻松开关@@，仅@@通过@@@@10pF就能产生@@1A。电流以通常难以识别的@@路线围绕系统流动@@。在@@高侧开关的@@源连接@@处@@，对@@主开关节点的@@电容是一个特殊问题@@。主开关节点可通过@@物理方式隔离@@，以避免耦合至任何敏感的@@控制或@@反馈连接@@@@。然而@@，始终有路径通过@@栅极驱动器连接@@至系统其余部分@@，即@@使利用磁力或@@通过@@光耦合器将其隔离@@，信号路径和@@提供栅极驱动电源的@@@@DC-DC转换器中也将存在@@残余电容@@。为@@此@@，在@@指定具有低耦合电容的@@隔离部件时@@@@，应格外小心@@，最好不超过数@@pF。
开关节点和@@机箱接地之间的@@电容是共模@@EMI的@@主要来源@@，可能会导致超出法定限制@@。好在@@@@SiC FET等器件的@@效率往往意味着它们能够使用小型未接地散热器操作@@。如果@@必须使用较大的@@接地散热器@@，开关器件和@@散热器之间可使用铜箔形式的@@静电屏蔽@@，但这势必会提高@@热阻@@，因此@@必须小心地对@@其进行绝缘处理@@，以满足安全标准@@。
散热考虑因素@@
SiC FET的@@损耗通常非常低@@，因此@@PCB迹线@@和@@平面可作为@@散热器@@，将结温保持在@@合理的@@范围内@@。由于与其他发热组件的@@相互作用@@，此类布局的@@热阻可能很难量化@@，因此@@通常使用多物理模拟软件来预测结果@@。PCB材料@@、层数及其铜重量@@、气流方向和@@速率@@、表面辐射系数和@@其他组件产生的@@交叉加热都必须考虑在@@内@@。
热量可使用散热孔通过@@@@PCB传递@@，凭借仅@@大约@@0.25W/m-K的@@核心热导率@@，对@@FR4进行改进@@。直径为@@@@0.5mm、长@@1.6mm且壁厚@@为@@@@0.025mm的@@未填补散热孔的@@热阻约为@@@@@@100°C/W（图@@7）。
图@@7：典型散热孔的@@热阻约为@@@@@@100°C/W。电阻约为@@@@0.7毫欧@@，电感约为@@@@0.5nH
举个例子@@，仅@@12个该尺寸的@@散热孔就可以将@@25平方@@毫米@@、厚@@1.6mm的@@PCB区域的@@顶部铜平面至底部铜平面的@@热阻从约@@16°C/W减少至@@8°C/W。绝缘金属基板@@ (IMS) 的@@热阻约为@@@@FR4的@@45%，但其缺点是成本更高@@，并且对@@层数有实际限制@@。IMS介电厚@@度@@通常为@@每层@@0.15mm左右@@，以确保尽可能最低的@@热阻@@，这通常是目标@@，但的@@确会产生@@相对@@较高的@@电容@@，并且正如所讨论的@@@@，可能会产生@@高共模电流@@。IMS基板一般用于高密度应用@@，以便通过@@液体或@@强制空气冷却将热量最大限度排出到板上@@。对@@于采用对@@流冷却的@@非关键型系统@@，与铜平面之间具备@@散热孔的@@@@FR4可能更加适合@@。随着越来越多的@@器件可采用顶部散热方式@@，通过@@PCB对@@散热路径的@@依赖性降低@@。
Qorvo已证明@@，与通过@@串联电阻减缓栅极驱动速度等方式相比@@@@，简单的@@@@ RC 缓冲电路可有效@@限制开关边缘产生的@@瞬态过电压@@。具有极低耗散的@@相对@@较小的@@表贴组件可用于有效@@降低峰值电压@@。缓冲电路应尽可能靠近器件@@，并使用具备@@足够宽@@度的@@迹线@@@@，以便最大限度减少电感@@，耗散必要的@@功率@@。迹线@@中以短@@ “颈@@” 形式出现的@@热折断可能有助于减少功率器件产生的@@交叉加热@@。
PCB迹线@@电阻导致效率降低@@@@
现在@@@@，即@@使在@@@@高额定电压下@@，SiC FET的@@导通电阻只有数毫欧@@@@，因此@@其传导损耗可能非常低@@。然而@@，相关迹线@@电阻可能相当大@@@@，因此@@应尽可能减少迹线@@电阻@@，以维持@@SiC FET优势@@。为@@了评估影响@@，PCB电阻取决于铜电阻率@@、厚@@度@@、温度和@@迹线@@长@@度@@。一种便捷的@@测量方式是沿着迹线@@计算@@ “平方@@” 的@@数量@@，例如@@，在@@25°C时@@，无论尺寸如何@@，35μm/1oz铜在@@每@@ “平方@@” 的@@电阻为@@@@0.5毫欧@@，所以@@1mm宽@@、 1mm长@@的@@迹线@@和@@@@10密耳宽@@@@、10密耳长@@的@@迹线@@一样@@，电阻均为@@@@0.5毫欧@@。因此@@，正如我们在@@计算电感时@@使用的@@@@，对@@于长@@度只有@@ 100mm的@@2.5mm迹线@@，测量得出其电阻为@@@@20毫欧@@——通常比最低的@@@@SiC FET导通电阻还要多@@。此外@@，随着温度升高@@，铜电阻增加@@@@，在@@本例中@@，100°C时@@，铜电阻增加@@@@至大约@@26毫欧@@，因此@@应将这一因素考虑在@@内@@。对@@于直迹线@@@@，“计算平方@@数@@” 的@@方法十分准确@@，如有突然转弯@@，由于电流集聚效应@@，拐角处的@@电阻率会提高@@@@。无论如何@@，应避免直角@@，以防止出现局部高电场强度@@，避免电压击穿@@风险增加@@@@。
对@@于交流电@@，应考虑@@ “趋肤效应@@”，即@@随着频率增加@@@@，电流往往集中到表面流动@@，而不是在@@大部分导线内流动@@。但对@@于@@PCB迹线@@，该效应通常较小@@，趋肤深度约为@@@@66/f1/2mm，因此@@，即@@使在@@@@1MHz时@@，开关电流流向深度为@@@@0.07mm或@@总厚@@度@@为@@@@2oz的@@铜@@。谐波电流不会渗透得这么深@@，但其幅度更小@@。
当高频率交流电通过@@铜平面返回@@时@@@@，可以假设该路径上的@@电阻更低@@。然而@@，由于电流集中到功率迹线@@下方且只有直流组件显著分散@@，优势@@并不明显@@（图@@8）。
图@@8 ：平面中的@@@@交流返回@@电流集中到功率迹线@@下方@@。任何直流组件分散得更广@@
结论@@
应了解并降低实际连接@@电阻@@，以便充分发挥@@SiC FET的@@潜在@@性能@@。在@@一些转换拓扑结构中@@，寄生电感和@@电容可能是谐振槽的@@一部分@@，因此@@通常也应该降低@@。在@@这种情况下@@，量化和@@控制电路值仍非常重要@@。