RISC-V

RISC-V是一种基于精简指令集计算机@@(RISC)架构的@@开源指令集架构@@@@(ISA)。与其他商业架构@@(如@@ARM或@@x86)不同@@,RISC-V是由加州大学伯克利分校的@@学术界和行业合作伙伴开发的@@@@,它是一种开放@@、免费的@@指令集架构@@@@,具有可扩展@@性@@和灵活性@@。

RISC-V的@@设计目标是提供一种简洁@@、灵活且可扩展@@的@@架构@@,使其能够适应各种不同@@的@@应用场景@@,从微控制器到超级计算机等@@。RISC-V架构采用了模块化设计的@@理念@@,定义了基本的@@指令集@@,并允许用户根据自己的@@需求添加自定义指令集扩展@@@@(ISA扩展@@),从而实现对特定应用的@@优化@@。

由于其开放的@@特性@@,RISC-V架构在学术界和工业界都受到了广泛的@@关注和采用@@。它已经成为了各种不同@@领域的@@研究和开发的@@重要工具@@,如@@嵌入式系统@@、物联网@@@@、人工智能@@、边缘计算等@@。很多公司和组织都开始采用@@RISC-V架构设计自己的@@处理器芯片或@@者开发板@@,以满足不同@@领域的@@需求@@。

总的@@来说@@,RISC-V作为一种开放@@、免费的@@指令集架构@@@@,具有可扩展@@性@@、灵活性和通用性@@,已经成为了计算机体系结构领域的@@重要创新@@,并在全球范围内得到了广泛的@@应用和推广@@。

一文看懂@@​RISC-V

RISC-V采用了精简指令集计算机@@(RISC)的@@设计理念@@,与传统的@@复杂指令集计算机@@(CISC)相比@@@@,RISC-V的@@指令集更加简洁@@

海思自研@@RISC-V内核@@,推出全新@@MCU

海思嵌入式@@AI提供了超轻量级的@@@@AI技术@@框架@@、极致性能完全满足@@MCU的@@推理要求@@、并能够将多模型快@@速转换为代码并导入工程@@

瑞萨@@推出第一代@@32位@@RISC-V CPU内核@@

瑞萨@@RISC-V CPU的@@CoreMark/MHz性能达到了惊人的@@@@3.27,远超业内同类架构@@,包含可提高@@性能的@@扩展@@@@,同时减少代码量@@。

瑞萨@@推出第一代@@32位@@RISC-V CPU内核@@

瑞萨@@电子@@今日宣布成功设计@@、测试并推出基于开放标准@@RISC-V指令集架构@@(ISA)的@@32位@@CPU内核@@

比@@ARM快@@5年@@ RISC-V仅用@@12年@@实现百亿@@核心里程碑@@

在近日召开的@@@@ Embedded World 大会上@@,RISC-V International 首席执行官@@ Calista Redmond 高兴地宣布目前@@ RISC-V 市场上的@@核心数量已经突破@@ 100 亿@@。